/gdb-linaro-7.6-2013.05/sim/testsuite/sim/bfin/se_popkill.S

https://bitbucket.org/codefirex/toolchain_gdb · Assembly · 566 lines · 544 code · 22 blank · 0 comment · 1 complexity · 20dac437aaa420e9788ef469519d6dae MD5 · raw file 

    

  1. //Original:/proj/frio/dv/testcases/seq/se_popkill/se_popkill.dsp
    2. 

  2. // Description: Kill pops to sysregs in WB
    3. 

  3. # mach: bfin
    4. 

  4. # sim: --environment operating
    5. 

  5. 

  6. #include "test.h"
    7. 

  7. .include "testutils.inc"
    8. 

  8. start
    9. 

  9. 

  10. /////////////////////////////////////////////////////////////////////////////
    11. 

  11. ///////////////////////// Include Files         /////////////////////////////
    12. 

  12. /////////////////////////////////////////////////////////////////////////////
    13. 

  13. 

  14. include(std.inc)
    15. 

  15. include(selfcheck.inc)
    16. 

  16. include(symtable.inc)
    17. 

  17. 

  18. /////////////////////////////////////////////////////////////////////////////
    19. 

  19. ///////////////////////// Defines               /////////////////////////////
    20. 

  20. /////////////////////////////////////////////////////////////////////////////
    21. 

  21. 

  22. #ifndef USER_CODE_SPACE
    23. 

  23. #define USER_CODE_SPACE  CODE_ADDR_RST_1   //
    24. 

  24. #endif
    25. 

  25. #ifndef STACKSIZE
    26. 

  26. #define STACKSIZE        0x00000010
    27. 

  27. #endif
    28. 

  28. #ifndef ITABLE
    29. 

  29. #define ITABLE  CODE_ADDR_RST_2   //
    30. 

  30. #endif
    31. 

  31. #ifndef EVT
    32. 

  32. #define EVT              0xFFE02000
    33. 

  33. #endif
    34. 

  34. #ifndef EVT_OVERRIDE
    35. 

  35. #define EVT_OVERRIDE     0xFFE02100
    36. 

  36. #endif
    37. 

  37. #ifndef IMASK
    38. 

  38. #define IMASK            0xFFE02104
    39. 

  39. #endif
    40. 

  40. #ifndef DMEM_CONTROL
    41. 

  41. #define DMEM_CONTROL     0xFFE00004
    42. 

  42. #endif
    43. 

  43. #ifndef DCPLB_ADDR0
    44. 

  44. #define DCPLB_ADDR0      0xFFE00100
    45. 

  45. #endif
    46. 

  46. #ifndef DCPLB_DATA0
    47. 

  47. #define DCPLB_DATA0      0xFFE00200
    48. 

  48. #endif
    49. 

  49. 

  50. /////////////////////////////////////////////////////////////////////////////
    51. 

  51. ///////////////////////// RESET ISR             /////////////////////////////
    52. 

  52. /////////////////////////////////////////////////////////////////////////////
    53. 

  53. 

  54.  RST_ISR :
    55. 

  55. 

  56.     // Initialize Dregs
    57. 

  57. INIT_R_REGS(0);
    58. 

  58. 

  59.     // Initialize Pregs
    60. 

  60. INIT_P_REGS(0);
    61. 

  61. 

  62.     // Initialize ILBM Registers
    63. 

  63. INIT_I_REGS(0);
    64. 

  64. INIT_M_REGS(0);
    65. 

  65. INIT_L_REGS(0);
    66. 

  66. INIT_B_REGS(0);
    67. 

  67. 

  68.     // Initialize the Address of the Checkreg data segment
    69. 

  69.     // **** THIS IS NEEDED WHENEVER CHECKREG IS USED ****
    70. 

  70. CHECK_INIT_DEF(p5); //CHECK_INIT(p5,   0x00BFFFFC);
    71. 

  71. 

  72.     // Setup User Stack
    73. 

  73. LD32_LABEL(sp, USTACK);
    74. 

  74. USP = SP;
    75. 

  75. 

  76.     // Setup Kernel Stack
    77. 

  77. LD32_LABEL(sp, KSTACK);
    78. 

  78. 

  79.     // Setup Frame Pointer
    80. 

  80. FP = SP;
    81. 

  81. 

  82.     // Setup Event Vector Table
    83. 

  83. LD32(p0, EVT);
    84. 

  84. 

  85. LD32_LABEL(r0, EMU_ISR);    // Emulation Handler (Int0)
    86. 

  86.     [ P0 ++ ] = R0;
    87. 

  87. LD32_LABEL(r0, RST_ISR);    // Reset Handler (Int1)
    88. 

  88.     [ P0 ++ ] = R0;
    89. 

  89. LD32_LABEL(r0, NMI_ISR);    // NMI Handler (Int2)
    90. 

  90.     [ P0 ++ ] = R0;
    91. 

  91. LD32_LABEL(r0, EXC_ISR);    // Exception Handler (Int3)
    92. 

  92.     [ P0 ++ ] = R0;
    93. 

  93.     [ P0 ++ ] = R0;                // IVT4 not used
    94. 

  94. LD32_LABEL(r0, HWE_ISR);    // HW Error Handler (Int5)
    95. 

  95.     [ P0 ++ ] = R0;
    96. 

  96. LD32_LABEL(r0, TMR_ISR);    // Timer Handler (Int6)
    97. 

  97.     [ P0 ++ ] = R0;
    98. 

  98. LD32_LABEL(r0, IGV7_ISR);   // IVG7 Handler
    99. 

  99.     [ P0 ++ ] = R0;
    100. 

  100. LD32_LABEL(r0, IGV8_ISR);   // IVG8 Handler
    101. 

  101.     [ P0 ++ ] = R0;
    102. 

  102. LD32_LABEL(r0, IGV9_ISR);   // IVG9 Handler
    103. 

  103.     [ P0 ++ ] = R0;
    104. 

  104. LD32_LABEL(r0, IGV10_ISR);  // IVG10 Handler
    105. 

  105.     [ P0 ++ ] = R0;
    106. 

  106. LD32_LABEL(r0, IGV11_ISR);  // IVG11 Handler
    107. 

  107.     [ P0 ++ ] = R0;
    108. 

  108. LD32_LABEL(r0, IGV12_ISR);  // IVG12 Handler
    109. 

  109.     [ P0 ++ ] = R0;
    110. 

  110. LD32_LABEL(r0, IGV13_ISR);  // IVG13 Handler
    111. 

  111.     [ P0 ++ ] = R0;
    112. 

  112. LD32_LABEL(r0, IGV14_ISR);  // IVG14 Handler
    113. 

  113.     [ P0 ++ ] = R0;
    114. 

  114. LD32_LABEL(r0, IGV15_ISR);  // IVG15 Handler
    115. 

  115.     [ P0 ++ ] = R0;
    116. 

  116. 

  117.     // Setup the EVT_OVERRIDE MMR
    118. 

  118.     R0 = 0;
    119. 

  119. LD32(p0, EVT_OVERRIDE);
    120. 

  120.     [ P0 ] = R0;
    121. 

  121. 

  122.     // Setup Interrupt Mask
    123. 

  123.     R0 = -1;
    124. 

  124. LD32(p0, IMASK);
    125. 

  125.     [ P0 ] = R0;
    126. 

  126. 

  127. /////////////////////////////////////////////////////////////////////////////
    128. 

  128. //////////////////////// CPLB Setup     /////////////////////////////////////
    129. 

  129. /////////////////////////////////////////////////////////////////////////////
    130. 

  130. 

  131.     // Setup CPLB for Data Memory starting at 0x00F0_0000;
    132. 

  132. WR_MMR(DCPLB_DATA0,     DATA_ADDR_1, p0, r0);
    133. 

  133.    //WR_MMR(DCPLB_DATA0,     0x00031005, p0, r0);    // Page Size    = 4MB
    134. 

  134.                                                     // CPLB_L1_CHLB = 1
    135. 

  135.                                                     // CPLB_USER_RD = 1
    136. 

  136.                                                     // CPLB_VALID   = 1
    137. 

  137.                                                     //
    138. 

  138. 

  139.     // Setup CPLB Address to point to 0x00F0_0000
    140. 

  140. WR_MMR(DCPLB_ADDR0,     DATA_ADDR_2, p0, r0);
    141. 

  141.     //WR_MMR(DCPLB_ADDR0,     0x00F00000, p0, r0);
    142. 

  142. 

  143.     // Enable CPLB's
    144. 

  144. WR_MMR(DMEM_CONTROL,    DATA_ADDR_3, p0, r0);
    145. 

  145.     //WR_MMR(DMEM_CONTROL,    0x0000000f, p0, r0);    // ENDM    = 1
    146. 

  146.                                                     // ENDCPLB = 1
    147. 

  147.                                                     // DMC     = 11
    148. 

  148.     // Sync it!
    149. 

  149. CSYNC;
    150. 

  150. 

  151. 

  152.     // Return to Supervisor Code
    153. 

  153. RAISE 15;
    154. 

  154. 

  155. LD32_LABEL(r0, USER_CODE);
    156. 

  156. RETI = R0;
    157. 

  157. RTI;
    158. 

  158. 

  159. .dw 0xFFFF
    160. 

  160. .dw 0xFFFF
    161. 

  161. .dw 0xFFFF
    162. 

  162. .dw 0xFFFF
    163. 

  163. .dw 0xFFFF
    164. 

  164. .dw 0xFFFF
    165. 

  165. .dw 0xFFFF
    166. 

  166. 

  167. /////////////////////////////////////////////////////////////////////////////
    168. 

  168. 

  169. 

  170. /////////////////////////////////////////////////////////////////////////////
    171. 

  171. ///////////////////////// EMU ISR               /////////////////////////////
    172. 

  172. /////////////////////////////////////////////////////////////////////////////
    173. 

  173. 

  174.  EMU_ISR :
    175. 

  175. 

  176. RTE;
    177. 

  177. 

  178. .dw 0xFFFF
    179. 

  179. .dw 0xFFFF
    180. 

  180. .dw 0xFFFF
    181. 

  181. .dw 0xFFFF
    182. 

  182. .dw 0xFFFF
    183. 

  183. .dw 0xFFFF
    184. 

  184. .dw 0xFFFF
    185. 

  185. 

  186. /////////////////////////////////////////////////////////////////////////////
    187. 

  187. ///////////////////////// NMI ISR               /////////////////////////////
    188. 

  188. /////////////////////////////////////////////////////////////////////////////
    189. 

  189. 

  190.  NMI_ISR :
    191. 

  191. 

  192. RTN;
    193. 

  193. 

  194. .dw 0xFFFF
    195. 

  195. .dw 0xFFFF
    196. 

  196. .dw 0xFFFF
    197. 

  197. .dw 0xFFFF
    198. 

  198. .dw 0xFFFF
    199. 

  199. .dw 0xFFFF
    200. 

  200. .dw 0xFFFF
    201. 

  201. 

  202. /////////////////////////////////////////////////////////////////////////////
    203. 

  203. ///////////////////////// EXC ISR               /////////////////////////////
    204. 

  204. /////////////////////////////////////////////////////////////////////////////
    205. 

  205. 

  206.  EXC_ISR :
    207. 

  207. 

  208.     R3 = SEQSTAT;
    209. 

  209.     R4 = RETX;
    210. 

  210.     R4 += 8;
    211. 

  211. RETX = R4;
    212. 

  212. RTX;
    213. 

  213. 

  214. .dw 0xFFFF
    215. 

  215. .dw 0xFFFF
    216. 

  216. .dw 0xFFFF
    217. 

  217. .dw 0xFFFF
    218. 

  218. .dw 0xFFFF
    219. 

  219. .dw 0xFFFF
    220. 

  220. .dw 0xFFFF
    221. 

  221. 

  222. /////////////////////////////////////////////////////////////////////////////
    223. 

  223. ///////////////////////// HWE ISR               /////////////////////////////
    224. 

  224. /////////////////////////////////////////////////////////////////////////////
    225. 

  225. 

  226.  HWE_ISR :
    227. 

  227. 

  228. RTI;
    229. 

  229. 

  230. .dw 0xFFFF
    231. 

  231. .dw 0xFFFF
    232. 

  232. .dw 0xFFFF
    233. 

  233. .dw 0xFFFF
    234. 

  234. .dw 0xFFFF
    235. 

  235. .dw 0xFFFF
    236. 

  236. .dw 0xFFFF
    237. 

  237. 

  238. /////////////////////////////////////////////////////////////////////////////
    239. 

  239. ///////////////////////// TMR ISR               /////////////////////////////
    240. 

  240. /////////////////////////////////////////////////////////////////////////////
    241. 

  241. 

  242.  TMR_ISR :
    243. 

  243. 

  244. RTI;
    245. 

  245. 

  246. .dw 0xFFFF
    247. 

  247. .dw 0xFFFF
    248. 

  248. .dw 0xFFFF
    249. 

  249. .dw 0xFFFF
    250. 

  250. .dw 0xFFFF
    251. 

  251. .dw 0xFFFF
    252. 

  252. .dw 0xFFFF
    253. 

  253. 

  254. /////////////////////////////////////////////////////////////////////////////
    255. 

  255. ///////////////////////// IGV7 ISR              /////////////////////////////
    256. 

  256. /////////////////////////////////////////////////////////////////////////////
    257. 

  257. 

  258.  IGV7_ISR :
    259. 

  259. 

  260. RTI;
    261. 

  261. 

  262. .dw 0xFFFF
    263. 

  263. .dw 0xFFFF
    264. 

  264. .dw 0xFFFF
    265. 

  265. .dw 0xFFFF
    266. 

  266. .dw 0xFFFF
    267. 

  267. .dw 0xFFFF
    268. 

  268. .dw 0xFFFF
    269. 

  269. 

  270. /////////////////////////////////////////////////////////////////////////////
    271. 

  271. ///////////////////////// IGV8 ISR              /////////////////////////////
    272. 

  272. /////////////////////////////////////////////////////////////////////////////
    273. 

  273. 

  274.  IGV8_ISR :
    275. 

  275. 

  276. RTI;
    277. 

  277. 

  278. .dw 0xFFFF
    279. 

  279. .dw 0xFFFF
    280. 

  280. .dw 0xFFFF
    281. 

  281. .dw 0xFFFF
    282. 

  282. .dw 0xFFFF
    283. 

  283. .dw 0xFFFF
    284. 

  284. .dw 0xFFFF
    285. 

  285. 

  286. /////////////////////////////////////////////////////////////////////////////
    287. 

  287. ///////////////////////// IGV9 ISR              /////////////////////////////
    288. 

  288. /////////////////////////////////////////////////////////////////////////////
    289. 

  289. 

  290.  IGV9_ISR :
    291. 

  291. 

  292. RTI;
    293. 

  293. 

  294. .dw 0xFFFF
    295. 

  295. .dw 0xFFFF
    296. 

  296. .dw 0xFFFF
    297. 

  297. .dw 0xFFFF
    298. 

  298. .dw 0xFFFF
    299. 

  299. .dw 0xFFFF
    300. 

  300. .dw 0xFFFF
    301. 

  301. 

  302. /////////////////////////////////////////////////////////////////////////////
    303. 

  303. ///////////////////////// IGV10 ISR             /////////////////////////////
    304. 

  304. /////////////////////////////////////////////////////////////////////////////
    305. 

  305. 

  306.  IGV10_ISR :
    307. 

  307. 

  308. RTI;
    309. 

  309. 

  310. .dw 0xFFFF
    311. 

  311. .dw 0xFFFF
    312. 

  312. .dw 0xFFFF
    313. 

  313. .dw 0xFFFF
    314. 

  314. .dw 0xFFFF
    315. 

  315. .dw 0xFFFF
    316. 

  316. .dw 0xFFFF
    317. 

  317. 

  318. /////////////////////////////////////////////////////////////////////////////
    319. 

  319. ///////////////////////// IGV11 ISR             /////////////////////////////
    320. 

  320. /////////////////////////////////////////////////////////////////////////////
    321. 

  321. 

  322.  IGV11_ISR :
    323. 

  323. 

  324. RTI;
    325. 

  325. 

  326. .dw 0xFFFF
    327. 

  327. .dw 0xFFFF
    328. 

  328. .dw 0xFFFF
    329. 

  329. .dw 0xFFFF
    330. 

  330. .dw 0xFFFF
    331. 

  331. .dw 0xFFFF
    332. 

  332. .dw 0xFFFF
    333. 

  333. 

  334. /////////////////////////////////////////////////////////////////////////////
    335. 

  335. ///////////////////////// IGV12 ISR             /////////////////////////////
    336. 

  336. /////////////////////////////////////////////////////////////////////////////
    337. 

  337. 

  338.  IGV12_ISR :
    339. 

  339. 

  340. RTI;
    341. 

  341. 

  342. .dw 0xFFFF
    343. 

  343. .dw 0xFFFF
    344. 

  344. .dw 0xFFFF
    345. 

  345. .dw 0xFFFF
    346. 

  346. .dw 0xFFFF
    347. 

  347. .dw 0xFFFF
    348. 

  348. .dw 0xFFFF
    349. 

  349. 

  350. /////////////////////////////////////////////////////////////////////////////
    351. 

  351. ///////////////////////// IGV13 ISR             /////////////////////////////
    352. 

  352. /////////////////////////////////////////////////////////////////////////////
    353. 

  353. 

  354.  IGV13_ISR :
    355. 

  355. 

  356. RTI;
    357. 

  357. 

  358. .dw 0xFFFF
    359. 

  359. .dw 0xFFFF
    360. 

  360. .dw 0xFFFF
    361. 

  361. .dw 0xFFFF
    362. 

  362. .dw 0xFFFF
    363. 

  363. .dw 0xFFFF
    364. 

  364. .dw 0xFFFF
    365. 

  365. 

  366. /////////////////////////////////////////////////////////////////////////////
    367. 

  367. ///////////////////////// IGV14 ISR             /////////////////////////////
    368. 

  368. /////////////////////////////////////////////////////////////////////////////
    369. 

  369. 

  370.  IGV14_ISR :
    371. 

  371. 

  372. RTI;
    373. 

  373. 

  374. .dw 0xFFFF
    375. 

  375. .dw 0xFFFF
    376. 

  376. .dw 0xFFFF
    377. 

  377. .dw 0xFFFF
    378. 

  378. .dw 0xFFFF
    379. 

  379. .dw 0xFFFF
    380. 

  380. .dw 0xFFFF
    381. 

  381. 

  382. /////////////////////////////////////////////////////////////////////////////
    383. 

  383. ///////////////////////// IGV15 ISR             /////////////////////////////
    384. 

  384. /////////////////////////////////////////////////////////////////////////////
    385. 

  385. 

  386.  IGV15_ISR :
    387. 

  387. 

  388. NOP;
    389. 

  389. ASTAT = R7;
    390. 

  390. RETS = R7;
    391. 

  391. LC0 = R7;
    392. 

  392. LB0 = R7;
    393. 

  393. LT0 = R7;
    394. 

  394. LC1 = R7;
    395. 

  395. LB1 = R7;
    396. 

  396. LT1 = R7;
    397. 

  397. CYCLES = R7;
    398. 

  398. CYCLES2 = R7;
    399. 

  399. SYSCFG = R7;
    400. 

  400. RETN = R7;
    401. 

  401. RETX = R7;
    402. 

  402. RETE = R7;
    403. 

  403. NOP;
    404. 

  404. NOP;
    405. 

  405. NOP;
    406. 

  406. NOP;
    407. 

  407. NOP;
    408. 

  408. NOP;
    409. 

  409. NOP;
    410. 

  410. NOP;
    411. 

  411. EXCPT 1;
    412. 

  412. ASTAT = [ SP ++ ];
    413. 

  413. NOP;
    414. 

  414. NOP;
    415. 

  415. NOP;
    416. 

  416. NOP;
    417. 

  417. EXCPT 2;
    418. 

  418. RETS = [ SP ++ ];
    419. 

  419. NOP;
    420. 

  420. NOP;
    421. 

  421. NOP;
    422. 

  422. NOP;
    423. 

  423. EXCPT 3;
    424. 

  424. LC0 = [ SP ++ ];
    425. 

  425. NOP;
    426. 

  426. NOP;
    427. 

  427. NOP;
    428. 

  428. NOP;
    429. 

  429. EXCPT 4;
    430. 

  430. LT0 = [ SP ++ ];
    431. 

  431. NOP;
    432. 

  432. NOP;
    433. 

  433. NOP;
    434. 

  434. NOP;
    435. 

  435. EXCPT 5;
    436. 

  436. LB0 = [ SP ++ ];
    437. 

  437. NOP;
    438. 

  438. NOP;
    439. 

  439. NOP;
    440. 

  440. NOP;
    441. 

  441. EXCPT 6;
    442. 

  442. LC1 = [ SP ++ ];
    443. 

  443. NOP;
    444. 

  444. NOP;
    445. 

  445. NOP;
    446. 

  446. NOP;
    447. 

  447. EXCPT 7;
    448. 

  448. LB1 = [ SP ++ ];
    449. 

  449. NOP;
    450. 

  450. NOP;
    451. 

  451. NOP;
    452. 

  452. NOP;
    453. 

  453. EXCPT 8;
    454. 

  454. LT1 = [ SP ++ ];
    455. 

  455. NOP;
    456. 

  456. NOP;
    457. 

  457. NOP;
    458. 

  458. NOP;
    459. 

  459. EXCPT 9;
    460. 

  460. CYCLES = [ SP ++ ];
    461. 

  461. NOP;
    462. 

  462. NOP;
    463. 

  463. NOP;
    464. 

  464. NOP;
    465. 

  465. EXCPT 10;
    466. 

  466. CYCLES2 = [ SP ++ ];
    467. 

  467. NOP;
    468. 

  468. NOP;
    469. 

  469. NOP;
    470. 

  470. NOP;
    471. 

  471. EXCPT 11;
    472. 

  472. SYSCFG = [ SP ++ ];
    473. 

  473. NOP;
    474. 

  474. NOP;
    475. 

  475. NOP;
    476. 

  476. NOP;
    477. 

  477. EXCPT 12;
    478. 

  478. RETI = [ SP ++ ];
    479. 

  479. NOP;
    480. 

  480. NOP;
    481. 

  481. NOP;
    482. 

  482. NOP;
    483. 

  483. EXCPT 13;
    484. 

  484. RETX = [ SP ++ ];
    485. 

  485. NOP;
    486. 

  486. NOP;
    487. 

  487. NOP;
    488. 

  488. NOP;
    489. 

  489. EXCPT 14;
    490. 

  490. RETN = [ SP ++ ];
    491. 

  491. NOP;
    492. 

  492. NOP;
    493. 

  493. NOP;
    494. 

  494. NOP;
    495. 

  495. EXCPT 15;
    496. 

  496. RETE = [ SP ++ ];
    497. 

  497. NOP;
    498. 

  498. NOP;
    499. 

  499. NOP;
    500. 

  500. NOP;
    501. 

  501. 

  502. NOP;
    503. 

  503. NOP;
    504. 

  504. NOP;
    505. 

  505. NOP;
    506. 

  506. 

  507. 

  508. RTI;
    509. 

  509. 

  510. .dw 0xFFFF
    511. 

  511. .dw 0xFFFF
    512. 

  512. .dw 0xFFFF
    513. 

  513. .dw 0xFFFF
    514. 

  514. .dw 0xFFFF
    515. 

  515. .dw 0xFFFF
    516. 

  516. .dw 0xFFFF
    517. 

  517. 

  518. /////////////////////////////////////////////////////////////////////////////
    519. 

  519. ///////////////////////// USER CODE             /////////////////////////////
    520. 

  520. /////////////////////////////////////////////////////////////////////////////
    521. 

  521. 

  522. 

  523.  USER_CODE :
    524. 

  524. 

  525. NOP;
    526. 

  526. NOP;
    527. 

  527. NOP;
    528. 

  528. NOP;
    529. 

  529. dbg_pass;        // Call Endtest Macro
    530. 

  530. 

  531. /////////////////////////////////////////////////////////////////////////////
    532. 

  532. ///////////////////////// DATA MEMRORY          /////////////////////////////
    533. 

  533. /////////////////////////////////////////////////////////////////////////////
    534. 

  534. 

  535. // Define Kernal Stack
    536. 

  536. .section MEM_DATA_ADDR_1 //.data 0x00F00100,"aw"
    537. 

  537.     .space (STACKSIZE);
    538. 

  538.      KSTACK :
    539. 

  539. 

  540.     .space (STACKSIZE);
    541. 

  541.      USTACK :
    542. 

  542. 

  543. .section MEM_DATA_ADDR_2 //.data 0x00F00100,"aw"
    544. 

  544. .dd 0xdeadbeef;
    545. 

  545. .dd 0xdeadbeef;
    546. 

  546. .dd 0xdeadbeef;
    547. 

  547. .dd 0xdeadbeef;
    548. 

  548. .dd 0xdeadbeef;
    549. 

  549. .dd 0xdeadbeef;
    550. 

  550. .dd 0xdeadbeef;
    551. 

  551. .dd 0xdeadbeef;
    552. 

  552. .dd 0xdeadbeef;
    553. 

  553. .dd 0xdeadbeef;
    554. 

  554. .dd 0xdeadbeef;
    555. 

  555. .dd 0xdeadbeef;
    556. 

  556. .dd 0xdeadbeef;
    557. 

  557. .dd 0xdeadbeef;
    558. 

  558. .dd 0xdeadbeef;
    559. 

  559. .dd 0xdeadbeef;
    560. 

  560. .dd 0xdeadbeef;
    561. 

  561. .dd 0xdeadbeef;
    562. 

  562. .dd 0xdeadbeef;
    563. 

  563. 

  564. /////////////////////////////////////////////////////////////////////////////
    565. 

  565. ///////////////////////// END OF TEST           /////////////////////////////
    566. 

  566. /////////////////////////////////////////////////////////////////////////////
    567.