/drivers/media/video/cx25821/cx25821-reg.h

https://github.com/tworaz/linux · C Header · 1055 lines · 428 code · 261 blank · 366 comment · 0 complexity · 6acc19fad8d6703673e0db49e1901ac2 MD5 · raw file 

    

  1. /*
    2. 

  2.  *  Driver for the Conexant CX25821 PCIe bridge
    3. 

  3.  *
    4. 

  4.  *  Copyright (C) 2009 Conexant Systems Inc.
    5. 

  5.  *  Authors  <shu.lin@conexant.com>, <hiep.huynh@conexant.com>
    6. 

  6.  *
    7. 

  7.  *  This program is free software; you can redistribute it and/or modify
    8. 

  8.  *  it under the terms of the GNU General Public License as published by
    9. 

  9.  *  the Free Software Foundation; either version 2 of the License, or
    10. 

  10.  *  (at your option) any later version.
    11. 

  11.  *
    12. 

  12.  *  This program is distributed in the hope that it will be useful,
    13. 

  13.  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
    14. 

  14.  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
    15. 

  15.  *
    16. 

  16.  *  GNU General Public License for more details.
    17. 

  17.  *
    18. 

  18.  *  You should have received a copy of the GNU General Public License
    19. 

  19.  *  along with this program; if not, write to the Free Software
    20. 

  20.  *  Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
    21. 

  21.  */
    22. 

  22. 

  23. #ifndef __CX25821_REGISTERS__
    24. 

  24. #define __CX25821_REGISTERS__
    25. 

  25. 

  26. /* Risc Instructions */
    27. 

  27. #define RISC_CNT_INC	 0x00010000
    28. 

  28. #define RISC_CNT_RESET	 0x00030000
    29. 

  29. #define RISC_IRQ1		 0x01000000
    30. 

  30. #define RISC_IRQ2		 0x02000000
    31. 

  31. #define RISC_EOL		 0x04000000
    32. 

  32. #define RISC_SOL		 0x08000000
    33. 

  33. #define RISC_WRITE		 0x10000000
    34. 

  34. #define RISC_SKIP		 0x20000000
    35. 

  35. #define RISC_JUMP		 0x70000000
    36. 

  36. #define RISC_SYNC		 0x80000000
    37. 

  37. #define RISC_RESYNC		 0x80008000
    38. 

  38. #define RISC_READ		 0x90000000
    39. 

  39. #define RISC_WRITERM	 0xB0000000
    40. 

  40. #define RISC_WRITECM	 0xC0000000
    41. 

  41. #define RISC_WRITECR	 0xD0000000
    42. 

  42. #define RISC_WRITEC		 0x50000000
    43. 

  43. #define RISC_READC		 0xA0000000
    44. 

  44. 

  45. #define RISC_SYNC_ODD		 0x00000000
    46. 

  46. #define RISC_SYNC_EVEN		 0x00000200
    47. 

  47. #define RISC_SYNC_ODD_VBI	 0x00000006
    48. 

  48. #define RISC_SYNC_EVEN_VBI	 0x00000207
    49. 

  49. #define RISC_NOOP			 0xF0000000
    50. 

  50. 

  51. /*****************************************************************************
    52. 

  52. * ASB SRAM
    53. 

  53.  *****************************************************************************/
    54. 

  54. #define  TX_SRAM                   0x000000	/* Transmit SRAM */
    55. 

  55. 

  56. /*****************************************************************************/
    57. 

  57. #define  RX_RAM                    0x010000	/* Receive SRAM */
    58. 

  58. 

  59. /*****************************************************************************
    60. 

  60. * Application Layer (AL)
    61. 

  61.  *****************************************************************************/
    62. 

  62. #define  DEV_CNTRL2                0x040000	/* Device control */
    63. 

  63. #define  FLD_RUN_RISC              0x00000020
    64. 

  64. 

  65. /* ***************************************************************************** */
    66. 

  66. #define  PCI_INT_MSK               0x040010	/* PCI interrupt mask */
    67. 

  67. #define  PCI_INT_STAT              0x040014	/* PCI interrupt status */
    68. 

  68. #define  PCI_INT_MSTAT             0x040018	/* PCI interrupt masked status */
    69. 

  69. #define  FLD_HAMMERHEAD_INT        (1 << 27)
    70. 

  70. #define  FLD_UART_INT              (1 << 26)
    71. 

  71. #define  FLD_IRQN_INT              (1 << 25)
    72. 

  72. #define  FLD_TM_INT                (1 << 28)
    73. 

  73. #define  FLD_I2C_3_RACK            (1 << 27)
    74. 

  74. #define  FLD_I2C_3_INT             (1 << 26)
    75. 

  75. #define  FLD_I2C_2_RACK            (1 << 25)
    76. 

  76. #define  FLD_I2C_2_INT             (1 << 24)
    77. 

  77. #define  FLD_I2C_1_RACK            (1 << 23)
    78. 

  78. #define  FLD_I2C_1_INT             (1 << 22)
    79. 

  79. 

  80. #define  FLD_APB_DMA_BERR_INT      (1 << 21)
    81. 

  81. #define  FLD_AL_WR_BERR_INT        (1 << 20)
    82. 

  82. #define  FLD_AL_RD_BERR_INT        (1 << 19)
    83. 

  83. #define  FLD_RISC_WR_BERR_INT      (1 << 18)
    84. 

  84. #define  FLD_RISC_RD_BERR_INT      (1 << 17)
    85. 

  85. 

  86. #define  FLD_VID_I_INT             (1 << 8)
    87. 

  87. #define  FLD_VID_H_INT             (1 << 7)
    88. 

  88. #define  FLD_VID_G_INT             (1 << 6)
    89. 

  89. #define  FLD_VID_F_INT             (1 << 5)
    90. 

  90. #define  FLD_VID_E_INT             (1 << 4)
    91. 

  91. #define  FLD_VID_D_INT             (1 << 3)
    92. 

  92. #define  FLD_VID_C_INT             (1 << 2)
    93. 

  93. #define  FLD_VID_B_INT             (1 << 1)
    94. 

  94. #define  FLD_VID_A_INT             (1 << 0)
    95. 

  95. 

  96. /* ***************************************************************************** */
    97. 

  97. #define  VID_A_INT_MSK             0x040020	/* Video A interrupt mask */
    98. 

  98. #define  VID_A_INT_STAT            0x040024	/* Video A interrupt status */
    99. 

  99. #define  VID_A_INT_MSTAT           0x040028	/* Video A interrupt masked status */
    100. 

  100. #define  VID_A_INT_SSTAT           0x04002C	/* Video A interrupt set status */
    101. 

  101. 

  102. /* ***************************************************************************** */
    103. 

  103. #define  VID_B_INT_MSK             0x040030	/* Video B interrupt mask */
    104. 

  104. #define  VID_B_INT_STAT            0x040034	/* Video B interrupt status */
    105. 

  105. #define  VID_B_INT_MSTAT           0x040038	/* Video B interrupt masked status */
    106. 

  106. #define  VID_B_INT_SSTAT           0x04003C	/* Video B interrupt set status */
    107. 

  107. 

  108. /* ***************************************************************************** */
    109. 

  109. #define  VID_C_INT_MSK             0x040040	/* Video C interrupt mask */
    110. 

  110. #define  VID_C_INT_STAT            0x040044	/* Video C interrupt status */
    111. 

  111. #define  VID_C_INT_MSTAT           0x040048	/* Video C interrupt masked status */
    112. 

  112. #define  VID_C_INT_SSTAT           0x04004C	/* Video C interrupt set status */
    113. 

  113. 

  114. /* ***************************************************************************** */
    115. 

  115. #define  VID_D_INT_MSK             0x040050	/* Video D interrupt mask */
    116. 

  116. #define  VID_D_INT_STAT            0x040054	/* Video D interrupt status */
    117. 

  117. #define  VID_D_INT_MSTAT           0x040058	/* Video D interrupt masked status */
    118. 

  118. #define  VID_D_INT_SSTAT           0x04005C	/* Video D interrupt set status */
    119. 

  119. 

  120. /* ***************************************************************************** */
    121. 

  121. #define  VID_E_INT_MSK             0x040060	/* Video E interrupt mask */
    122. 

  122. #define  VID_E_INT_STAT            0x040064	/* Video E interrupt status */
    123. 

  123. #define  VID_E_INT_MSTAT           0x040068	/* Video E interrupt masked status */
    124. 

  124. #define  VID_E_INT_SSTAT           0x04006C	/* Video E interrupt set status */
    125. 

  125. 

  126. /* ***************************************************************************** */
    127. 

  127. #define  VID_F_INT_MSK             0x040070	/* Video F interrupt mask */
    128. 

  128. #define  VID_F_INT_STAT            0x040074	/* Video F interrupt status */
    129. 

  129. #define  VID_F_INT_MSTAT           0x040078	/* Video F interrupt masked status */
    130. 

  130. #define  VID_F_INT_SSTAT           0x04007C	/* Video F interrupt set status */
    131. 

  131. 

  132. /* ***************************************************************************** */
    133. 

  133. #define  VID_G_INT_MSK             0x040080	/* Video G interrupt mask */
    134. 

  134. #define  VID_G_INT_STAT            0x040084	/* Video G interrupt status */
    135. 

  135. #define  VID_G_INT_MSTAT           0x040088	/* Video G interrupt masked status */
    136. 

  136. #define  VID_G_INT_SSTAT           0x04008C	/* Video G interrupt set status */
    137. 

  137. 

  138. /* ***************************************************************************** */
    139. 

  139. #define  VID_H_INT_MSK             0x040090	/* Video H interrupt mask */
    140. 

  140. #define  VID_H_INT_STAT            0x040094	/* Video H interrupt status */
    141. 

  141. #define  VID_H_INT_MSTAT           0x040098	/* Video H interrupt masked status */
    142. 

  142. #define  VID_H_INT_SSTAT           0x04009C	/* Video H interrupt set status */
    143. 

  143. 

  144. /* ***************************************************************************** */
    145. 

  145. #define  VID_I_INT_MSK             0x0400A0	/* Video I interrupt mask */
    146. 

  146. #define  VID_I_INT_STAT            0x0400A4	/* Video I interrupt status */
    147. 

  147. #define  VID_I_INT_MSTAT           0x0400A8	/* Video I interrupt masked status */
    148. 

  148. #define  VID_I_INT_SSTAT           0x0400AC	/* Video I interrupt set status */
    149. 

  149. 

  150. /* ***************************************************************************** */
    151. 

  151. #define  VID_J_INT_MSK             0x0400B0	/* Video J interrupt mask */
    152. 

  152. #define  VID_J_INT_STAT            0x0400B4	/* Video J interrupt status */
    153. 

  153. #define  VID_J_INT_MSTAT           0x0400B8	/* Video J interrupt masked status */
    154. 

  154. #define  VID_J_INT_SSTAT           0x0400BC	/* Video J interrupt set status */
    155. 

  155. 

  156. #define  FLD_VID_SRC_OPC_ERR       0x00020000
    157. 

  157. #define  FLD_VID_DST_OPC_ERR       0x00010000
    158. 

  158. #define  FLD_VID_SRC_SYNC          0x00002000
    159. 

  159. #define  FLD_VID_DST_SYNC          0x00001000
    160. 

  160. #define  FLD_VID_SRC_UF            0x00000200
    161. 

  161. #define  FLD_VID_DST_OF            0x00000100
    162. 

  162. #define  FLD_VID_SRC_RISC2         0x00000020
    163. 

  163. #define  FLD_VID_DST_RISC2         0x00000010
    164. 

  164. #define  FLD_VID_SRC_RISC1         0x00000002
    165. 

  165. #define  FLD_VID_DST_RISC1         0x00000001
    166. 

  166. #define  FLD_VID_SRC_ERRORS		(FLD_VID_SRC_OPC_ERR | FLD_VID_SRC_SYNC | FLD_VID_SRC_UF)
    167. 

  167. #define  FLD_VID_DST_ERRORS		(FLD_VID_DST_OPC_ERR | FLD_VID_DST_SYNC | FLD_VID_DST_OF)
    168. 

  168. 

  169. /* ***************************************************************************** */
    170. 

  170. #define  AUD_A_INT_MSK             0x0400C0	/* Audio Int interrupt mask */
    171. 

  171. #define  AUD_A_INT_STAT            0x0400C4	/* Audio Int interrupt status */
    172. 

  172. #define  AUD_A_INT_MSTAT           0x0400C8	/* Audio Int interrupt masked status */
    173. 

  173. #define  AUD_A_INT_SSTAT           0x0400CC	/* Audio Int interrupt set status */
    174. 

  174. 

  175. /* ***************************************************************************** */
    176. 

  176. #define  AUD_B_INT_MSK             0x0400D0	/* Audio Int interrupt mask */
    177. 

  177. #define  AUD_B_INT_STAT            0x0400D4	/* Audio Int interrupt status */
    178. 

  178. #define  AUD_B_INT_MSTAT           0x0400D8	/* Audio Int interrupt masked status */
    179. 

  179. #define  AUD_B_INT_SSTAT           0x0400DC	/* Audio Int interrupt set status */
    180. 

  180. 

  181. /* ***************************************************************************** */
    182. 

  182. #define  AUD_C_INT_MSK             0x0400E0	/* Audio Int interrupt mask */
    183. 

  183. #define  AUD_C_INT_STAT            0x0400E4	/* Audio Int interrupt status */
    184. 

  184. #define  AUD_C_INT_MSTAT           0x0400E8	/* Audio Int interrupt masked status */
    185. 

  185. #define  AUD_C_INT_SSTAT           0x0400EC	/* Audio Int interrupt set status */
    186. 

  186. 

  187. /* ***************************************************************************** */
    188. 

  188. #define  AUD_D_INT_MSK             0x0400F0	/* Audio Int interrupt mask */
    189. 

  189. #define  AUD_D_INT_STAT            0x0400F4	/* Audio Int interrupt status */
    190. 

  190. #define  AUD_D_INT_MSTAT           0x0400F8	/* Audio Int interrupt masked status */
    191. 

  191. #define  AUD_D_INT_SSTAT           0x0400FC	/* Audio Int interrupt set status */
    192. 

  192. 

  193. /* ***************************************************************************** */
    194. 

  194. #define  AUD_E_INT_MSK             0x040100	/* Audio Int interrupt mask */
    195. 

  195. #define  AUD_E_INT_STAT            0x040104	/* Audio Int interrupt status */
    196. 

  196. #define  AUD_E_INT_MSTAT           0x040108	/* Audio Int interrupt masked status */
    197. 

  197. #define  AUD_E_INT_SSTAT           0x04010C	/* Audio Int interrupt set status */
    198. 

  198. 

  199. #define  FLD_AUD_SRC_OPC_ERR       0x00020000
    200. 

  200. #define  FLD_AUD_DST_OPC_ERR       0x00010000
    201. 

  201. #define  FLD_AUD_SRC_SYNC          0x00002000
    202. 

  202. #define  FLD_AUD_DST_SYNC          0x00001000
    203. 

  203. #define  FLD_AUD_SRC_OF            0x00000200
    204. 

  204. #define  FLD_AUD_DST_OF            0x00000100
    205. 

  205. #define  FLD_AUD_SRC_RISCI2        0x00000020
    206. 

  206. #define  FLD_AUD_DST_RISCI2        0x00000010
    207. 

  207. #define  FLD_AUD_SRC_RISCI1        0x00000002
    208. 

  208. #define  FLD_AUD_DST_RISCI1        0x00000001
    209. 

  209. 

  210. /* ***************************************************************************** */
    211. 

  211. #define  MBIF_A_INT_MSK             0x040110	/* MBIF Int interrupt mask */
    212. 

  212. #define  MBIF_A_INT_STAT            0x040114	/* MBIF Int interrupt status */
    213. 

  213. #define  MBIF_A_INT_MSTAT           0x040118	/* MBIF Int interrupt masked status */
    214. 

  214. #define  MBIF_A_INT_SSTAT           0x04011C	/* MBIF Int interrupt set status */
    215. 

  215. 

  216. /* ***************************************************************************** */
    217. 

  217. #define  MBIF_B_INT_MSK             0x040120	/* MBIF Int interrupt mask */
    218. 

  218. #define  MBIF_B_INT_STAT            0x040124	/* MBIF Int interrupt status */
    219. 

  219. #define  MBIF_B_INT_MSTAT           0x040128	/* MBIF Int interrupt masked status */
    220. 

  220. #define  MBIF_B_INT_SSTAT           0x04012C	/* MBIF Int interrupt set status */
    221. 

  221. 

  222. #define  FLD_MBIF_DST_OPC_ERR       0x00010000
    223. 

  223. #define  FLD_MBIF_DST_SYNC          0x00001000
    224. 

  224. #define  FLD_MBIF_DST_OF            0x00000100
    225. 

  225. #define  FLD_MBIF_DST_RISCI2        0x00000010
    226. 

  226. #define  FLD_MBIF_DST_RISCI1        0x00000001
    227. 

  227. 

  228. /* ***************************************************************************** */
    229. 

  229. #define  AUD_EXT_INT_MSK           0x040060	/* Audio Ext interrupt mask */
    230. 

  230. #define  AUD_EXT_INT_STAT          0x040064	/* Audio Ext interrupt status */
    231. 

  231. #define  AUD_EXT_INT_MSTAT         0x040068	/* Audio Ext interrupt masked status */
    232. 

  232. #define  AUD_EXT_INT_SSTAT         0x04006C	/* Audio Ext interrupt set status */
    233. 

  233. #define  FLD_AUD_EXT_OPC_ERR       0x00010000
    234. 

  234. #define  FLD_AUD_EXT_SYNC          0x00001000
    235. 

  235. #define  FLD_AUD_EXT_OF            0x00000100
    236. 

  236. #define  FLD_AUD_EXT_RISCI2        0x00000010
    237. 

  237. #define  FLD_AUD_EXT_RISCI1        0x00000001
    238. 

  238. 

  239. /* ***************************************************************************** */
    240. 

  240. #define  GPIO_LO                   0x110010	/* Lower  of GPIO pins [31:0] */
    241. 

  241. #define  GPIO_HI                   0x110014	/* Upper WORD  of GPIO pins [47:31] */
    242. 

  242. 

  243. #define  GPIO_LO_OE                0x110018	/* Lower  of GPIO output enable [31:0] */
    244. 

  244. #define  GPIO_HI_OE                0x11001C	/* Upper word  of GPIO output enable [47:32] */
    245. 

  245. 

  246. #define  GPIO_LO_INT_MSK           0x11003C	/* GPIO interrupt mask */
    247. 

  247. #define  GPIO_LO_INT_STAT          0x110044	/* GPIO interrupt status */
    248. 

  248. #define  GPIO_LO_INT_MSTAT         0x11004C	/* GPIO interrupt masked status */
    249. 

  249. #define  GPIO_LO_ISM_SNS           0x110054	/* GPIO interrupt sensitivity */
    250. 

  250. #define  GPIO_LO_ISM_POL           0x11005C	/* GPIO interrupt polarity */
    251. 

  251. 

  252. #define  GPIO_HI_INT_MSK           0x110040	/* GPIO interrupt mask */
    253. 

  253. #define  GPIO_HI_INT_STAT          0x110048	/* GPIO interrupt status */
    254. 

  254. #define  GPIO_HI_INT_MSTAT         0x110050	/* GPIO interrupt masked status */
    255. 

  255. #define  GPIO_HI_ISM_SNS           0x110058	/* GPIO interrupt sensitivity */
    256. 

  256. #define  GPIO_HI_ISM_POL           0x110060	/* GPIO interrupt polarity */
    257. 

  257. 

  258. #define  FLD_GPIO43_INT            (1 << 11)
    259. 

  259. #define  FLD_GPIO42_INT            (1 << 10)
    260. 

  260. #define  FLD_GPIO41_INT            (1 << 9)
    261. 

  261. #define  FLD_GPIO40_INT            (1 << 8)
    262. 

  262. 

  263. #define  FLD_GPIO9_INT             (1 << 9)
    264. 

  264. #define  FLD_GPIO8_INT             (1 << 8)
    265. 

  265. #define  FLD_GPIO7_INT             (1 << 7)
    266. 

  266. #define  FLD_GPIO6_INT             (1 << 6)
    267. 

  267. #define  FLD_GPIO5_INT             (1 << 5)
    268. 

  268. #define  FLD_GPIO4_INT             (1 << 4)
    269. 

  269. #define  FLD_GPIO3_INT             (1 << 3)
    270. 

  270. #define  FLD_GPIO2_INT             (1 << 2)
    271. 

  271. #define  FLD_GPIO1_INT             (1 << 1)
    272. 

  272. #define  FLD_GPIO0_INT             (1 << 0)
    273. 

  273. 

  274. /* ***************************************************************************** */
    275. 

  275. #define  TC_REQ                    0x040090	/* Rider PCI Express traFFic class request */
    276. 

  276. 

  277. /* ***************************************************************************** */
    278. 

  278. #define  TC_REQ_SET                0x040094	/* Rider PCI Express traFFic class request set */
    279. 

  279. 

  280. /* ***************************************************************************** */
    281. 

  281. /* Rider */
    282. 

  282. /* ***************************************************************************** */
    283. 

  283. 

  284. /* PCI Compatible Header */
    285. 

  285. /* ***************************************************************************** */
    286. 

  286. #define  RDR_CFG0                  0x050000
    287. 

  287. #define  RDR_VENDOR_DEVICE_ID_CFG  0x050000
    288. 

  288. 

  289. /* ***************************************************************************** */
    290. 

  290. #define  RDR_CFG1                  0x050004
    291. 

  291. 

  292. /* ***************************************************************************** */
    293. 

  293. #define  RDR_CFG2                  0x050008
    294. 

  294. 

  295. /* ***************************************************************************** */
    296. 

  296. #define  RDR_CFG3                  0x05000C
    297. 

  297. 

  298. /* ***************************************************************************** */
    299. 

  299. #define  RDR_CFG4                  0x050010
    300. 

  300. 

  301. /* ***************************************************************************** */
    302. 

  302. #define  RDR_CFG5                  0x050014
    303. 

  303. 

  304. /* ***************************************************************************** */
    305. 

  305. #define  RDR_CFG6                  0x050018
    306. 

  306. 

  307. /* ***************************************************************************** */
    308. 

  308. #define  RDR_CFG7                  0x05001C
    309. 

  309. 

  310. /* ***************************************************************************** */
    311. 

  311. #define  RDR_CFG8                  0x050020
    312. 

  312. 

  313. /* ***************************************************************************** */
    314. 

  314. #define  RDR_CFG9                  0x050024
    315. 

  315. 

  316. /* ***************************************************************************** */
    317. 

  317. #define  RDR_CFGA                  0x050028
    318. 

  318. 

  319. /* ***************************************************************************** */
    320. 

  320. #define  RDR_CFGB                  0x05002C
    321. 

  321. #define  RDR_SUSSYSTEM_ID_CFG      0x05002C
    322. 

  322. 

  323. /* ***************************************************************************** */
    324. 

  324. #define  RDR_CFGC                  0x050030
    325. 

  325. 

  326. /* ***************************************************************************** */
    327. 

  327. #define  RDR_CFGD                  0x050034
    328. 

  328. 

  329. /* ***************************************************************************** */
    330. 

  330. #define  RDR_CFGE                  0x050038
    331. 

  331. 

  332. /* ***************************************************************************** */
    333. 

  333. #define  RDR_CFGF                  0x05003C
    334. 

  334. 

  335. /* ***************************************************************************** */
    336. 

  336. /* PCI-Express Capabilities */
    337. 

  337. /* ***************************************************************************** */
    338. 

  338. #define  RDR_PECAP                 0x050040
    339. 

  339. 

  340. /* ***************************************************************************** */
    341. 

  341. #define  RDR_PEDEVCAP              0x050044
    342. 

  342. 

  343. /* ***************************************************************************** */
    344. 

  344. #define  RDR_PEDEVSC               0x050048
    345. 

  345. 

  346. /* ***************************************************************************** */
    347. 

  347. #define  RDR_PELINKCAP             0x05004C
    348. 

  348. 

  349. /* ***************************************************************************** */
    350. 

  350. #define  RDR_PELINKSC              0x050050
    351. 

  351. 

  352. /* ***************************************************************************** */
    353. 

  353. #define  RDR_PMICAP                0x050080
    354. 

  354. 

  355. /* ***************************************************************************** */
    356. 

  356. #define  RDR_PMCSR                 0x050084
    357. 

  357. 

  358. /* ***************************************************************************** */
    359. 

  359. #define  RDR_VPDCAP                0x050090
    360. 

  360. 

  361. /* ***************************************************************************** */
    362. 

  362. #define  RDR_VPDDATA               0x050094
    363. 

  363. 

  364. /* ***************************************************************************** */
    365. 

  365. #define  RDR_MSICAP                0x0500A0
    366. 

  366. 

  367. /* ***************************************************************************** */
    368. 

  368. #define  RDR_MSIARL                0x0500A4
    369. 

  369. 

  370. /* ***************************************************************************** */
    371. 

  371. #define  RDR_MSIARU                0x0500A8
    372. 

  372. 

  373. /* ***************************************************************************** */
    374. 

  374. #define  RDR_MSIDATA               0x0500AC
    375. 

  375. 

  376. /* ***************************************************************************** */
    377. 

  377. /* PCI Express Extended Capabilities */
    378. 

  378. /* ***************************************************************************** */
    379. 

  379. #define  RDR_AERXCAP               0x050100
    380. 

  380. 

  381. /* ***************************************************************************** */
    382. 

  382. #define  RDR_AERUESTA              0x050104
    383. 

  383. 

  384. /* ***************************************************************************** */
    385. 

  385. #define  RDR_AERUEMSK              0x050108
    386. 

  386. 

  387. /* ***************************************************************************** */
    388. 

  388. #define  RDR_AERUESEV              0x05010C
    389. 

  389. 

  390. /* ***************************************************************************** */
    391. 

  391. #define  RDR_AERCESTA              0x050110
    392. 

  392. 

  393. /* ***************************************************************************** */
    394. 

  394. #define  RDR_AERCEMSK              0x050114
    395. 

  395. 

  396. /* ***************************************************************************** */
    397. 

  397. #define  RDR_AERCC                 0x050118
    398. 

  398. 

  399. /* ***************************************************************************** */
    400. 

  400. #define  RDR_AERHL0                0x05011C
    401. 

  401. 

  402. /* ***************************************************************************** */
    403. 

  403. #define  RDR_AERHL1                0x050120
    404. 

  404. 

  405. /* ***************************************************************************** */
    406. 

  406. #define  RDR_AERHL2                0x050124
    407. 

  407. 

  408. /* ***************************************************************************** */
    409. 

  409. #define  RDR_AERHL3                0x050128
    410. 

  410. 

  411. /* ***************************************************************************** */
    412. 

  412. #define  RDR_VCXCAP                0x050200
    413. 

  413. 

  414. /* ***************************************************************************** */
    415. 

  415. #define  RDR_VCCAP1                0x050204
    416. 

  416. 

  417. /* ***************************************************************************** */
    418. 

  418. #define  RDR_VCCAP2                0x050208
    419. 

  419. 

  420. /* ***************************************************************************** */
    421. 

  421. #define  RDR_VCSC                  0x05020C
    422. 

  422. 

  423. /* ***************************************************************************** */
    424. 

  424. #define  RDR_VCR0_CAP              0x050210
    425. 

  425. 

  426. /* ***************************************************************************** */
    427. 

  427. #define  RDR_VCR0_CTRL             0x050214
    428. 

  428. 

  429. /* ***************************************************************************** */
    430. 

  430. #define  RDR_VCR0_STAT             0x050218
    431. 

  431. 

  432. /* ***************************************************************************** */
    433. 

  433. #define  RDR_VCR1_CAP              0x05021C
    434. 

  434. 

  435. /* ***************************************************************************** */
    436. 

  436. #define  RDR_VCR1_CTRL             0x050220
    437. 

  437. 

  438. /* ***************************************************************************** */
    439. 

  439. #define  RDR_VCR1_STAT             0x050224
    440. 

  440. 

  441. /* ***************************************************************************** */
    442. 

  442. #define  RDR_VCR2_CAP              0x050228
    443. 

  443. 

  444. /* ***************************************************************************** */
    445. 

  445. #define  RDR_VCR2_CTRL             0x05022C
    446. 

  446. 

  447. /* ***************************************************************************** */
    448. 

  448. #define  RDR_VCR2_STAT             0x050230
    449. 

  449. 

  450. /* ***************************************************************************** */
    451. 

  451. #define  RDR_VCR3_CAP              0x050234
    452. 

  452. 

  453. /* ***************************************************************************** */
    454. 

  454. #define  RDR_VCR3_CTRL             0x050238
    455. 

  455. 

  456. /* ***************************************************************************** */
    457. 

  457. #define  RDR_VCR3_STAT             0x05023C
    458. 

  458. 

  459. /* ***************************************************************************** */
    460. 

  460. #define  RDR_VCARB0                0x050240
    461. 

  461. 

  462. /* ***************************************************************************** */
    463. 

  463. #define  RDR_VCARB1                0x050244
    464. 

  464. 

  465. /* ***************************************************************************** */
    466. 

  466. #define  RDR_VCARB2                0x050248
    467. 

  467. 

  468. /* ***************************************************************************** */
    469. 

  469. #define  RDR_VCARB3                0x05024C
    470. 

  470. 

  471. /* ***************************************************************************** */
    472. 

  472. #define  RDR_VCARB4                0x050250
    473. 

  473. 

  474. /* ***************************************************************************** */
    475. 

  475. #define  RDR_VCARB5                0x050254
    476. 

  476. 

  477. /* ***************************************************************************** */
    478. 

  478. #define  RDR_VCARB6                0x050258
    479. 

  479. 

  480. /* ***************************************************************************** */
    481. 

  481. #define  RDR_VCARB7                0x05025C
    482. 

  482. 

  483. /* ***************************************************************************** */
    484. 

  484. #define  RDR_RDRSTAT0              0x050300
    485. 

  485. 

  486. /* ***************************************************************************** */
    487. 

  487. #define  RDR_RDRSTAT1              0x050304
    488. 

  488. 

  489. /* ***************************************************************************** */
    490. 

  490. #define  RDR_RDRCTL0               0x050308
    491. 

  491. 

  492. /* ***************************************************************************** */
    493. 

  493. #define  RDR_RDRCTL1               0x05030C
    494. 

  494. 

  495. /* ***************************************************************************** */
    496. 

  496. /* Transaction Layer Registers */
    497. 

  497. /* ***************************************************************************** */
    498. 

  498. #define  RDR_TLSTAT0               0x050310
    499. 

  499. 

  500. /* ***************************************************************************** */
    501. 

  501. #define  RDR_TLSTAT1               0x050314
    502. 

  502. 

  503. /* ***************************************************************************** */
    504. 

  504. #define  RDR_TLCTL0                0x050318
    505. 

  505. #define  FLD_CFG_UR_CPL_MODE       0x00000040
    506. 

  506. #define  FLD_CFG_CORR_ERR_QUITE    0x00000020
    507. 

  507. #define  FLD_CFG_RCB_CK_EN         0x00000010
    508. 

  508. #define  FLD_CFG_BNDRY_CK_EN       0x00000008
    509. 

  509. #define  FLD_CFG_BYTE_EN_CK_EN     0x00000004
    510. 

  510. #define  FLD_CFG_RELAX_ORDER_MSK   0x00000002
    511. 

  511. #define  FLD_CFG_TAG_ORDER_EN      0x00000001
    512. 

  512. 

  513. /* ***************************************************************************** */
    514. 

  514. #define  RDR_TLCTL1                0x05031C
    515. 

  515. 

  516. /* ***************************************************************************** */
    517. 

  517. #define  RDR_REQRCAL               0x050320
    518. 

  518. 

  519. /* ***************************************************************************** */
    520. 

  520. #define  RDR_REQRCAU               0x050324
    521. 

  521. 

  522. /* ***************************************************************************** */
    523. 

  523. #define  RDR_REQEPA                0x050328
    524. 

  524. 

  525. /* ***************************************************************************** */
    526. 

  526. #define  RDR_REQCTRL               0x05032C
    527. 

  527. 

  528. /* ***************************************************************************** */
    529. 

  529. #define  RDR_REQSTAT               0x050330
    530. 

  530. 

  531. /* ***************************************************************************** */
    532. 

  532. #define  RDR_TL_TEST               0x050334
    533. 

  533. 

  534. /* ***************************************************************************** */
    535. 

  535. #define  RDR_VCR01_CTL             0x050348
    536. 

  536. 

  537. /* ***************************************************************************** */
    538. 

  538. #define  RDR_VCR23_CTL             0x05034C
    539. 

  539. 

  540. /* ***************************************************************************** */
    541. 

  541. #define  RDR_RX_VCR0_FC            0x050350
    542. 

  542. 

  543. /* ***************************************************************************** */
    544. 

  544. #define  RDR_RX_VCR1_FC            0x050354
    545. 

  545. 

  546. /* ***************************************************************************** */
    547. 

  547. #define  RDR_RX_VCR2_FC            0x050358
    548. 

  548. 

  549. /* ***************************************************************************** */
    550. 

  550. #define  RDR_RX_VCR3_FC            0x05035C
    551. 

  551. 

  552. /* ***************************************************************************** */
    553. 

  553. /* Data Link Layer Registers */
    554. 

  554. /* ***************************************************************************** */
    555. 

  555. #define  RDR_DLLSTAT               0x050360
    556. 

  556. 

  557. /* ***************************************************************************** */
    558. 

  558. #define  RDR_DLLCTRL               0x050364
    559. 

  559. 

  560. /* ***************************************************************************** */
    561. 

  561. #define  RDR_REPLAYTO              0x050368
    562. 

  562. 

  563. /* ***************************************************************************** */
    564. 

  564. #define  RDR_ACKLATTO              0x05036C
    565. 

  565. 

  566. /* ***************************************************************************** */
    567. 

  567. /* MAC Layer Registers */
    568. 

  568. /* ***************************************************************************** */
    569. 

  569. #define  RDR_MACSTAT0              0x050380
    570. 

  570. 

  571. /* ***************************************************************************** */
    572. 

  572. #define  RDR_MACSTAT1              0x050384
    573. 

  573. 

  574. /* ***************************************************************************** */
    575. 

  575. #define  RDR_MACCTRL0              0x050388
    576. 

  576. 

  577. /* ***************************************************************************** */
    578. 

  578. #define  RDR_MACCTRL1              0x05038C
    579. 

  579. 

  580. /* ***************************************************************************** */
    581. 

  581. #define  RDR_MACCTRL2              0x050390
    582. 

  582. 

  583. /* ***************************************************************************** */
    584. 

  584. #define  RDR_MAC_LB_DATA           0x050394
    585. 

  585. 

  586. /* ***************************************************************************** */
    587. 

  587. #define  RDR_L0S_EXIT_LAT          0x050398
    588. 

  588. 

  589. /* ***************************************************************************** */
    590. 

  590. /* DMAC */
    591. 

  591. /* ***************************************************************************** */
    592. 

  592. #define  DMA1_PTR1                 0x100000	/* DMA Current Ptr : Ch#1 */
    593. 

  593. 

  594. /* ***************************************************************************** */
    595. 

  595. #define  DMA2_PTR1                 0x100004	/* DMA Current Ptr : Ch#2 */
    596. 

  596. 

  597. /* ***************************************************************************** */
    598. 

  598. #define  DMA3_PTR1                 0x100008	/* DMA Current Ptr : Ch#3 */
    599. 

  599. 

  600. /* ***************************************************************************** */
    601. 

  601. #define  DMA4_PTR1                 0x10000C	/* DMA Current Ptr : Ch#4 */
    602. 

  602. 

  603. /* ***************************************************************************** */
    604. 

  604. #define  DMA5_PTR1                 0x100010	/* DMA Current Ptr : Ch#5 */
    605. 

  605. 

  606. /* ***************************************************************************** */
    607. 

  607. #define  DMA6_PTR1                 0x100014	/* DMA Current Ptr : Ch#6 */
    608. 

  608. 

  609. /* ***************************************************************************** */
    610. 

  610. #define  DMA7_PTR1                 0x100018	/* DMA Current Ptr : Ch#7 */
    611. 

  611. 

  612. /* ***************************************************************************** */
    613. 

  613. #define  DMA8_PTR1                 0x10001C	/* DMA Current Ptr : Ch#8 */
    614. 

  614. 

  615. /* ***************************************************************************** */
    616. 

  616. #define  DMA9_PTR1                 0x100020	/* DMA Current Ptr : Ch#9 */
    617. 

  617. 

  618. /* ***************************************************************************** */
    619. 

  619. #define  DMA10_PTR1                0x100024	/* DMA Current Ptr : Ch#10 */
    620. 

  620. 

  621. /* ***************************************************************************** */
    622. 

  622. #define  DMA11_PTR1                0x100028	/* DMA Current Ptr : Ch#11 */
    623. 

  623. 

  624. /* ***************************************************************************** */
    625. 

  625. #define  DMA12_PTR1                0x10002C	/* DMA Current Ptr : Ch#12 */
    626. 

  626. 

  627. /* ***************************************************************************** */
    628. 

  628. #define  DMA13_PTR1                0x100030	/* DMA Current Ptr : Ch#13 */
    629. 

  629. 

  630. /* ***************************************************************************** */
    631. 

  631. #define  DMA14_PTR1                0x100034	/* DMA Current Ptr : Ch#14 */
    632. 

  632. 

  633. /* ***************************************************************************** */
    634. 

  634. #define  DMA15_PTR1                0x100038	/* DMA Current Ptr : Ch#15 */
    635. 

  635. 

  636. /* ***************************************************************************** */
    637. 

  637. #define  DMA16_PTR1                0x10003C	/* DMA Current Ptr : Ch#16 */
    638. 

  638. 

  639. /* ***************************************************************************** */
    640. 

  640. #define  DMA17_PTR1                0x100040	/* DMA Current Ptr : Ch#17 */
    641. 

  641. 

  642. /* ***************************************************************************** */
    643. 

  643. #define  DMA18_PTR1                0x100044	/* DMA Current Ptr : Ch#18 */
    644. 

  644. 

  645. /* ***************************************************************************** */
    646. 

  646. #define  DMA19_PTR1                0x100048	/* DMA Current Ptr : Ch#19 */
    647. 

  647. 

  648. /* ***************************************************************************** */
    649. 

  649. #define  DMA20_PTR1                0x10004C	/* DMA Current Ptr : Ch#20 */
    650. 

  650. 

  651. /* ***************************************************************************** */
    652. 

  652. #define  DMA21_PTR1                0x100050	/* DMA Current Ptr : Ch#21 */
    653. 

  653. 

  654. /* ***************************************************************************** */
    655. 

  655. #define  DMA22_PTR1                0x100054	/* DMA Current Ptr : Ch#22 */
    656. 

  656. 

  657. /* ***************************************************************************** */
    658. 

  658. #define  DMA23_PTR1                0x100058	/* DMA Current Ptr : Ch#23 */
    659. 

  659. 

  660. /* ***************************************************************************** */
    661. 

  661. #define  DMA24_PTR1                0x10005C	/* DMA Current Ptr : Ch#24 */
    662. 

  662. 

  663. /* ***************************************************************************** */
    664. 

  664. #define  DMA25_PTR1                0x100060	/* DMA Current Ptr : Ch#25 */
    665. 

  665. 

  666. /* ***************************************************************************** */
    667. 

  667. #define  DMA26_PTR1                0x100064	/* DMA Current Ptr : Ch#26 */
    668. 

  668. 

  669. /* ***************************************************************************** */
    670. 

  670. #define  DMA1_PTR2                 0x100080	/* DMA Tab Ptr : Ch#1 */
    671. 

  671. 

  672. /* ***************************************************************************** */
    673. 

  673. #define  DMA2_PTR2                 0x100084	/* DMA Tab Ptr : Ch#2 */
    674. 

  674. 

  675. /* ***************************************************************************** */
    676. 

  676. #define  DMA3_PTR2                 0x100088	/* DMA Tab Ptr : Ch#3 */
    677. 

  677. 

  678. /* ***************************************************************************** */
    679. 

  679. #define  DMA4_PTR2                 0x10008C	/* DMA Tab Ptr : Ch#4 */
    680. 

  680. 

  681. /* ***************************************************************************** */
    682. 

  682. #define  DMA5_PTR2                 0x100090	/* DMA Tab Ptr : Ch#5 */
    683. 

  683. 

  684. /* ***************************************************************************** */
    685. 

  685. #define  DMA6_PTR2                 0x100094	/* DMA Tab Ptr : Ch#6 */
    686. 

  686. 

  687. /* ***************************************************************************** */
    688. 

  688. #define  DMA7_PTR2                 0x100098	/* DMA Tab Ptr : Ch#7 */
    689. 

  689. 

  690. /* ***************************************************************************** */
    691. 

  691. #define  DMA8_PTR2                 0x10009C	/* DMA Tab Ptr : Ch#8 */
    692. 

  692. 

  693. /* ***************************************************************************** */
    694. 

  694. #define  DMA9_PTR2                 0x1000A0	/* DMA Tab Ptr : Ch#9 */
    695. 

  695. 

  696. /* ***************************************************************************** */
    697. 

  697. #define  DMA10_PTR2                0x1000A4	/* DMA Tab Ptr : Ch#10 */
    698. 

  698. 

  699. /* ***************************************************************************** */
    700. 

  700. #define  DMA11_PTR2                0x1000A8	/* DMA Tab Ptr : Ch#11 */
    701. 

  701. 

  702. /* ***************************************************************************** */
    703. 

  703. #define  DMA12_PTR2                0x1000AC	/* DMA Tab Ptr : Ch#12 */
    704. 

  704. 

  705. /* ***************************************************************************** */
    706. 

  706. #define  DMA13_PTR2                0x1000B0	/* DMA Tab Ptr : Ch#13 */
    707. 

  707. 

  708. /* ***************************************************************************** */
    709. 

  709. #define  DMA14_PTR2                0x1000B4	/* DMA Tab Ptr : Ch#14 */
    710. 

  710. 

  711. /* ***************************************************************************** */
    712. 

  712. #define  DMA15_PTR2                0x1000B8	/* DMA Tab Ptr : Ch#15 */
    713. 

  713. 

  714. /* ***************************************************************************** */
    715. 

  715. #define  DMA16_PTR2                0x1000BC	/* DMA Tab Ptr : Ch#16 */
    716. 

  716. 

  717. /* ***************************************************************************** */
    718. 

  718. #define  DMA17_PTR2                0x1000C0	/* DMA Tab Ptr : Ch#17 */
    719. 

  719. 

  720. /* ***************************************************************************** */
    721. 

  721. #define  DMA18_PTR2                0x1000C4	/* DMA Tab Ptr : Ch#18 */
    722. 

  722. 

  723. /* ***************************************************************************** */
    724. 

  724. #define  DMA19_PTR2                0x1000C8	/* DMA Tab Ptr : Ch#19 */
    725. 

  725. 

  726. /* ***************************************************************************** */
    727. 

  727. #define  DMA20_PTR2                0x1000CC	/* DMA Tab Ptr : Ch#20 */
    728. 

  728. 

  729. /* ***************************************************************************** */
    730. 

  730. #define  DMA21_PTR2                0x1000D0	/* DMA Tab Ptr : Ch#21 */
    731. 

  731. 

  732. /* ***************************************************************************** */
    733. 

  733. #define  DMA22_PTR2                0x1000D4	/* DMA Tab Ptr : Ch#22 */
    734. 

  734. 

  735. /* ***************************************************************************** */
    736. 

  736. #define  DMA23_PTR2                0x1000D8	/* DMA Tab Ptr : Ch#23 */
    737. 

  737. 

  738. /* ***************************************************************************** */
    739. 

  739. #define  DMA24_PTR2                0x1000DC	/* DMA Tab Ptr : Ch#24 */
    740. 

  740. 

  741. /* ***************************************************************************** */
    742. 

  742. #define  DMA25_PTR2                0x1000E0	/* DMA Tab Ptr : Ch#25 */
    743. 

  743. 

  744. /* ***************************************************************************** */
    745. 

  745. #define  DMA26_PTR2                0x1000E4	/* DMA Tab Ptr : Ch#26 */
    746. 

  746. 

  747. /* ***************************************************************************** */
    748. 

  748. #define  DMA1_CNT1                 0x100100	/* DMA BuFFer Size : Ch#1 */
    749. 

  749. 

  750. /* ***************************************************************************** */
    751. 

  751. #define  DMA2_CNT1                 0x100104	/* DMA BuFFer Size : Ch#2 */
    752. 

  752. 

  753. /* ***************************************************************************** */
    754. 

  754. #define  DMA3_CNT1                 0x100108	/* DMA BuFFer Size : Ch#3 */
    755. 

  755. 

  756. /* ***************************************************************************** */
    757. 

  757. #define  DMA4_CNT1                 0x10010C	/* DMA BuFFer Size : Ch#4 */
    758. 

  758. 

  759. /* ***************************************************************************** */
    760. 

  760. #define  DMA5_CNT1                 0x100110	/* DMA BuFFer Size : Ch#5 */
    761. 

  761. 

  762. /* ***************************************************************************** */
    763. 

  763. #define  DMA6_CNT1                 0x100114	/* DMA BuFFer Size : Ch#6 */
    764. 

  764. 

  765. /* ***************************************************************************** */
    766. 

  766. #define  DMA7_CNT1                 0x100118	/* DMA BuFFer Size : Ch#7 */
    767. 

  767. 

  768. /* ***************************************************************************** */
    769. 

  769. #define  DMA8_CNT1                 0x10011C	/* DMA BuFFer Size : Ch#8 */
    770. 

  770. 

  771. /* ***************************************************************************** */
    772. 

  772. #define  DMA9_CNT1                 0x100120	/* DMA BuFFer Size : Ch#9 */
    773. 

  773. 

  774. /* ***************************************************************************** */
    775. 

  775. #define  DMA10_CNT1                0x100124	/* DMA BuFFer Size : Ch#10 */
    776. 

  776. 

  777. /* ***************************************************************************** */
    778. 

  778. #define  DMA11_CNT1                0x100128	/* DMA BuFFer Size : Ch#11 */
    779. 

  779. 

  780. /* ***************************************************************************** */
    781. 

  781. #define  DMA12_CNT1                0x10012C	/* DMA BuFFer Size : Ch#12 */
    782. 

  782. 

  783. /* ***************************************************************************** */
    784. 

  784. #define  DMA13_CNT1                0x100130	/* DMA BuFFer Size : Ch#13 */
    785. 

  785. 

  786. /* ***************************************************************************** */
    787. 

  787. #define  DMA14_CNT1                0x100134	/* DMA BuFFer Size : Ch#14 */
    788. 

  788. 

  789. /* ***************************************************************************** */
    790. 

  790. #define  DMA15_CNT1                0x100138	/* DMA BuFFer Size : Ch#15 */
    791. 

  791. 

  792. /* ***************************************************************************** */
    793. 

  793. #define  DMA16_CNT1                0x10013C	/* DMA BuFFer Size : Ch#16 */
    794. 

  794. 

  795. /* ***************************************************************************** */
    796. 

  796. #define  DMA17_CNT1                0x100140	/* DMA BuFFer Size : Ch#17 */
    797. 

  797. 

  798. /* ***************************************************************************** */
    799. 

  799. #define  DMA18_CNT1                0x100144	/* DMA BuFFer Size : Ch#18 */
    800. 

  800. 

  801. /* ***************************************************************************** */
    802. 

  802. #define  DMA19_CNT1                0x100148	/* DMA BuFFer Size : Ch#19 */
    803. 

  803. 

  804. /* ***************************************************************************** */
    805. 

  805. #define  DMA20_CNT1                0x10014C	/* DMA BuFFer Size : Ch#20 */
    806. 

  806. 

  807. /* ***************************************************************************** */
    808. 

  808. #define  DMA21_CNT1                0x100150	/* DMA BuFFer Size : Ch#21 */
    809. 

  809. 

  810. /* ***************************************************************************** */
    811. 

  811. #define  DMA22_CNT1                0x100154	/* DMA BuFFer Size : Ch#22 */
    812. 

  812. 

  813. /* ***************************************************************************** */
    814. 

  814. #define  DMA23_CNT1                0x100158	/* DMA BuFFer Size : Ch#23 */
    815. 

  815. 

  816. /* ***************************************************************************** */
    817. 

  817. #define  DMA24_CNT1                0x10015C	/* DMA BuFFer Size : Ch#24 */
    818. 

  818. 

  819. /* ***************************************************************************** */
    820. 

  820. #define  DMA25_CNT1                0x100160	/* DMA BuFFer Size : Ch#25 */
    821. 

  821. 

  822. /* ***************************************************************************** */
    823. 

  823. #define  DMA26_CNT1                0x100164	/* DMA BuFFer Size : Ch#26 */
    824. 

  824. 

  825. /* ***************************************************************************** */
    826. 

  826. #define  DMA1_CNT2                 0x100180	/* DMA Table Size : Ch#1 */
    827. 

  827. 

  828. /* ***************************************************************************** */
    829. 

  829. #define  DMA2_CNT2                 0x100184	/* DMA Table Size : Ch#2 */
    830. 

  830. 

  831. /* ***************************************************************************** */
    832. 

  832. #define  DMA3_CNT2                 0x100188	/* DMA Table Size : Ch#3 */
    833. 

  833. 

  834. /* ***************************************************************************** */
    835. 

  835. #define  DMA4_CNT2                 0x10018C	/* DMA Table Size : Ch#4 */
    836. 

  836. 

  837. /* ***************************************************************************** */
    838. 

  838. #define  DMA5_CNT2                 0x100190	/* DMA Table Size : Ch#5 */
    839. 

  839. 

  840. /* ***************************************************************************** */
    841. 

  841. #define  DMA6_CNT2                 0x100194	/* DMA Table Size : Ch#6 */
    842. 

  842. 

  843. /* ***************************************************************************** */
    844. 

  844. #define  DMA7_CNT2                 0x100198	/* DMA Table Size : Ch#7 */
    845. 

  845. 

  846. /* ***************************************************************************** */
    847. 

  847. #define  DMA8_CNT2                 0x10019C	/* DMA Table Size : Ch#8 */
    848. 

  848. 

  849. /* ***************************************************************************** */
    850. 

  850. #define  DMA9_CNT2                 0x1001A0	/* DMA Table Size : Ch#9 */
    851. 

  851. 

  852. /* ***************************************************************************** */
    853. 

  853. #define  DMA10_CNT2                0x1001A4	/* DMA Table Size : Ch#10 */
    854. 

  854. 

  855. /* ***************************************************************************** */
    856. 

  856. #define  DMA11_CNT2                0x1001A8	/* DMA Table Size : Ch#11 */
    857. 

  857. 

  858. /* ***************************************************************************** */
    859. 

  859. #define  DMA12_CNT2                0x1001AC	/* DMA Table Size : Ch#12 */
    860. 

  860. 

  861. /* ***************************************************************************** */
    862. 

  862. #define  DMA13_CNT2                0x1001B0	/* DMA Table Size : Ch#13 */
    863. 

  863. 

  864. /* ***************************************************************************** */
    865. 

  865. #define  DMA14_CNT2                0x1001B4	/* DMA Table Size : Ch#14 */
    866. 

  866. 

  867. /* ***************************************************************************** */
    868. 

  868. #define  DMA15_CNT2                0x1001B8	/* DMA Table Size : Ch#15 */
    869. 

  869. 

  870. /* ***************************************************************************** */
    871. 

  871. #define  DMA16_CNT2                0x1001BC	/* DMA Table Size : Ch#16 */
    872. 

  872. 

  873. /* ***************************************************************************** */
    874. 

  874. #define  DMA17_CNT2                0x1001C0	/* DMA Table Size : Ch#17 */
    875. 

  875. 

  876. /* ***************************************************************************** */
    877. 

  877. #define  DMA18_CNT2                0x1001C4	/* DMA Table Size : Ch#18 */
    878. 

  878. 

  879. /* ***************************************************************************** */
    880. 

  880. #define  DMA19_CNT2                0x1001C8	/* DMA Table Size : Ch#19 */
    881. 

  881. 

  882. /* ***************************************************************************** */
    883. 

  883. #define  DMA20_CNT2                0x1001CC	/* DMA Table Size : Ch#20 */
    884. 

  884. 

  885. /* ***************************************************************************** */
    886. 

  886. #define  DMA21_CNT2                0x1001D0	/* DMA Table Size : Ch#21 */
    887. 

  887. 

  888. /* ***************************************************************************** */
    889. 

  889. #define  DMA22_CNT2                0x1001D4	/* DMA Table Size : Ch#22 */
    890. 

  890. 

  891. /* ***************************************************************************** */
    892. 

  892. #define  DMA23_CNT2                0x1001D8	/* DMA Table Size : Ch#23 */
    893. 

  893. 

  894. /* ***************************************************************************** */
    895. 

  895. #define  DMA24_CNT2                0x1001DC	/* DMA Table Size : Ch#24 */
    896. 

  896. 

  897. /* ***************************************************************************** */
    898. 

  898. #define  DMA25_CNT2                0x1001E0	/* DMA Table Size : Ch#25 */
    899. 

  899. 

  900. /* ***************************************************************************** */
    901. 

  901. #define  DMA26_CNT2                0x1001E4	/* DMA Table Size : Ch#26 */
    902. 

  902. 

  903. /* ***************************************************************************** */
    904. 

  904.  /* ITG */
    905. 

  905. /* ***************************************************************************** */
    906. 

  906. #define  TM_CNT_LDW                0x110000	/* Timer : Counter low */
    907. 

  907. 

  908. /* ***************************************************************************** */
    909. 

  909. #define  TM_CNT_UW                 0x110004	/* Timer : Counter high word */
    910. 

  910. 

  911. /* ***************************************************************************** */
    912. 

  912. #define  TM_LMT_LDW                0x110008	/* Timer : Limit low */
    913. 

  913. 

  914. /* ***************************************************************************** */
    915. 

  915. #define  TM_LMT_UW                 0x11000C	/* Timer : Limit high word */
    916. 

  916. 

  917. /* ***************************************************************************** */
    918. 

  918. #define  GP0_IO                    0x110010	/* GPIO output enables data I/O */
    919. 

  919. #define  FLD_GP_OE                 0x00FF0000	/* GPIO: GP_OE output enable */
    920. 

  920. #define  FLD_GP_IN                 0x0000FF00	/* GPIO: GP_IN status */
    921. 

  921. #define  FLD_GP_OUT                0x000000FF	/* GPIO: GP_OUT control */
    922. 

  922. 

  923. /* ***************************************************************************** */
    924. 

  924. #define  GPIO_ISM                  0x110014	/* GPIO interrupt sensitivity mode */
    925. 

  925. #define  FLD_GP_ISM_SNS            0x00000070
    926. 

  926. #define  FLD_GP_ISM_POL            0x00000007
    927. 

  927. 

  928. /* ***************************************************************************** */
    929. 

  929. #define  SOFT_RESET                0x11001C	/* Output system reset reg */
    930. 

  930. #define  FLD_PECOS_SOFT_RESET      0x00000001
    931. 

  931. 

  932. /* ***************************************************************************** */
    933. 

  933. #define  MC416_RWD                 0x110020	/* MC416 GPIO[18:3] pin */
    934. 

  934. #define  MC416_OEN                 0x110024	/* Output enable of GPIO[18:3] */
    935. 

  935. #define  MC416_CTL                 0x110028
    936. 

  936. 

  937. /* ***************************************************************************** */
    938. 

  938. #define  ALT_PIN_OUT_SEL           0x11002C	/* Alternate GPIO output select */
    939. 

  939. 

  940. #define  FLD_ALT_GPIO_OUT_SEL      0xF0000000
    941. 

  941. /* 0          Disabled <-- default */
    942. 

  942. /* 1          GPIO[0] */
    943. 

  943. /* 2          GPIO[10] */
    944. 

  944. /* 3          VIP_656_DATA_VAL */
    945. 

  945. /* 4          VIP_656_DATA[0] */
    946. 

  946. /* 5          VIP_656_CLK */
    947. 

  947. /* 6          VIP_656_DATA_EXT[1] */
    948. 

  948. /* 7          VIP_656_DATA_EXT[0] */
    949. 

  949. /* 8          ATT_IF */
    950. 

  950. 

  951. #define  FLD_AUX_PLL_CLK_ALT_SEL   0x0F000000
    952. 

  952. /* 0          AUX_PLL_CLK<-- default */
    953. 

  953. /* 1          GPIO[2] */
    954. 

  954. /* 2          GPIO[10] */
    955. 

  955. /* 3          VIP_656_DATA_VAL */
    956. 

  956. /* 4          VIP_656_DATA[0] */
    957. 

  957. /* 5          VIP_656_CLK */
    958. 

  958. /* 6          VIP_656_DATA_EXT[1] */
    959. 

  959. /* 7          VIP_656_DATA_EXT[0] */
    960. 

  960. 

  961. #define  FLD_IR_TX_ALT_SEL         0x00F00000
    962. 

  962. /* 0          IR_TX <-- default */
    963. 

  963. /* 1          GPIO[1] */
    964. 

  964. /* 2          GPIO[10] */
    965. 

  965. /* 3          VIP_656_DATA_VAL */
    966. 

  966. /* 4          VIP_656_DATA[0] */
    967. 

  967. /* 5          VIP_656_CLK */
    968. 

  968. /* 6          VIP_656_DATA_EXT[1] */
    969. 

  969. /* 7          VIP_656_DATA_EXT[0] */
    970. 

  970. 

  971. #define  FLD_IR_RX_ALT_SEL         0x000F0000
    972. 

  972. /* 0          IR_RX <-- default */
    973. 

  973. /* 1          GPIO[0] */
    974. 

  974. /* 2          GPIO[10] */
    975. 

  975. /* 3          VIP_656_DATA_VAL */
    976. 

  976. /* 4          VIP_656_DATA[0] */
    977. 

  977. /* 5          VIP_656_CLK */
    978. 

  978. /* 6          VIP_656_DATA_EXT[1] */
    979. 

  979. /* 7          VIP_656_DATA_EXT[0] */
    980. 

  980. 

  981. #define  FLD_GPIO10_ALT_SEL        0x0000F000
    982. 

  982. /* 0          GPIO[10] <-- default */
    983. 

  983. /* 1          GPIO[0] */
    984. 

  984. /* 2          GPIO[10] */
    985. 

  985. /* 3          VIP_656_DATA_VAL */
    986. 

  986. /* 4          VIP_656_DATA[0] */
    987. 

  987. /* 5          VIP_656_CLK */
    988. 

  988. /* 6          VIP_656_DATA_EXT[1] */
    989. 

  989. /* 7          VIP_656_DATA_EXT[0] */
    990. 

  990. 

  991. #define  FLD_GPIO2_ALT_SEL         0x00000F00
    992. 

  992. /* 0          GPIO[2] <-- default */
    993. 

  993. /* 1          GPIO[1] */
    994. 

  994. /* 2          GPIO[10] */
    995. 

  995. /* 3          VIP_656_DATA_VAL */
    996. 

  996. /* 4          VIP_656_DATA[0] */
    997. 

  997. /* 5          VIP_656_CLK */
    998. 

  998. /* 6          VIP_656_DATA_EXT[1] */
    999. 

  999. /* 7          VIP_656_DATA_EXT[0] */
    1000. 

  1000. 

  1001. #define  FLD_GPIO1_ALT_SEL         0x000000F0
    1002. 

  1002. /* 0          GPIO[1] <-- default */
    1003. 

  1003. /* 1          GPIO[0] */
    1004. 

  1004. /* 2          GPIO[10] */
    1005. 

  1005. /* 3          VIP_656_DATA_VAL */
    1006. 

  1006. /* 4          VIP_656_DATA[0] */
    1007. 

  1007. /* 5          VIP_656_CLK */
    1008. 

  1008. /* 6          VIP_656_DATA_EXT[1] */
    1009. 

  1009. /* 7          VIP_656_DATA_EXT[0] */
    1010. 

  1010. 

  1011. #define  FLD_GPIO0_ALT_SEL         0x0000000F
    1012. 

  1012. /* 0          GPIO[0] <-- default */
    1013. 

  1013. /* 1          GPIO[1] */
    1014. 

  1014. /* 2          GPIO[10] */
    1015. 

  1015. /* 3          VIP_656_DATA_VAL */
    1016. 

  1016. /* 4          VIP_656_DATA[0] */
    1017. 

  1017. /* 5          VIP_656_CLK */
    1018. 

  1018. /* 6          VIP_656_DATA_EXT[1] */
    1019. 

  1019. /* 7          VIP_656_DATA_EXT[0] */
    1020. 

  1020. 

  1021. #define  ALT_PIN_IN_SEL            0x110030	/* Alternate GPIO input select */
    1022. 

  1022. 

  1023. #define  FLD_GPIO10_ALT_IN_SEL     0x0000F000
    1024. 

  1024. /* 0          GPIO[10] <-- default */
    1025. 

  1025. /* 1          IR_RX */
    1026. 

  1026. /* 2          IR_TX */
    1027. 

  1027. /* 3          AUX_PLL_CLK */
    1028. 

  1028. /* 4          IF_ATT_SEL */
    1029. 

  1029. /* 5          GPIO[0] */
    1030. 

  1030. /* 6          GPIO[1] */
    1031. 

  1031. /* 7          GPIO[2] */
    1032. 

  1032. 

  1033. #define  FLD_GPIO2_ALT_IN_SEL      0x00000F00
    1034. 

  1034. /* 0          GPIO[2] <-- default */
    1035. 

  1035. /* 1          IR_RX */
    1036. 

  1036. /* 2          IR_TX */
    1037. 

  1037. /* 3          AUX_PLL_CLK */
    1038. 

  1038. /* 4          IF_ATT_SEL */
    1039. 

  1039. 

  1040. #define  FLD_GPIO1_ALT_IN_SEL      0x000000F0
    1041. 

  1041. /* 0          GPIO[1] <-- default */
    1042. 

  1042. /* 1          IR_RX */
    1043. 

  1043. /* 2          IR_TX */
    1044. 

  1044. /* 3          AUX_PLL_CLK */
    1045. 

  1045. /* 4          IF_ATT_SEL */
    1046. 

  1046. 

  1047. #define  FLD_GPIO0_ALT_IN_SEL      0x0000000F
    1048. 

  1048. /* 0          GPIO[0] <-- default */
    1049. 

  1049. /* 1          IR_RX */
    1050. 

  1050. /* 2          IR_TX */
    1051. 

  1051. /* 3          AUX_PLL_CLK */
    1052. 

  1052. /* 4          IF_ATT_SEL */
    1053. 

  1053. 

  1054. /* ***************************************************************************** */
    1055. 

  1055. #define
    1056.