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/drivers/staging/cx25821/cx25821-reg.h

https://bitbucket.org/slukk/jb-tsm-kernel-4.2
C Header | 1592 lines | 759 code | 373 blank | 460 comment | 0 complexity | da9b9d7a6a1bcd7be452ea6403895f80 MD5 | raw file
Possible License(s): GPL-2.0, LGPL-2.0, AGPL-1.0
  1. /*
  2. * Driver for the Conexant CX25821 PCIe bridge
  3. *
  4. * Copyright (C) 2009 Conexant Systems Inc.
  5. * Authors <shu.lin@conexant.com>, <hiep.huynh@conexant.com>
  6. *
  7. * This program is free software; you can redistribute it and/or modify
  8. * it under the terms of the GNU General Public License as published by
  9. * the Free Software Foundation; either version 2 of the License, or
  10. * (at your option) any later version.
  11. *
  12. * This program is distributed in the hope that it will be useful,
  13. * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14. * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  15. *
  16. * GNU General Public License for more details.
  17. *
  18. * You should have received a copy of the GNU General Public License
  19. * along with this program; if not, write to the Free Software
  20. * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  21. */
  22. #ifndef __CX25821_REGISTERS__
  23. #define __CX25821_REGISTERS__
  24. /* Risc Instructions */
  25. #define RISC_CNT_INC 0x00010000
  26. #define RISC_CNT_RESET 0x00030000
  27. #define RISC_IRQ1 0x01000000
  28. #define RISC_IRQ2 0x02000000
  29. #define RISC_EOL 0x04000000
  30. #define RISC_SOL 0x08000000
  31. #define RISC_WRITE 0x10000000
  32. #define RISC_SKIP 0x20000000
  33. #define RISC_JUMP 0x70000000
  34. #define RISC_SYNC 0x80000000
  35. #define RISC_RESYNC 0x80008000
  36. #define RISC_READ 0x90000000
  37. #define RISC_WRITERM 0xB0000000
  38. #define RISC_WRITECM 0xC0000000
  39. #define RISC_WRITECR 0xD0000000
  40. #define RISC_WRITEC 0x50000000
  41. #define RISC_READC 0xA0000000
  42. #define RISC_SYNC_ODD 0x00000000
  43. #define RISC_SYNC_EVEN 0x00000200
  44. #define RISC_SYNC_ODD_VBI 0x00000006
  45. #define RISC_SYNC_EVEN_VBI 0x00000207
  46. #define RISC_NOOP 0xF0000000
  47. /*****************************************************************************
  48. * ASB SRAM
  49. *****************************************************************************/
  50. #define TX_SRAM 0x000000 /* Transmit SRAM */
  51. /*****************************************************************************/
  52. #define RX_RAM 0x010000 /* Receive SRAM */
  53. /*****************************************************************************
  54. * Application Layer (AL)
  55. *****************************************************************************/
  56. #define DEV_CNTRL2 0x040000 /* Device control */
  57. #define FLD_RUN_RISC 0x00000020
  58. /* ***************************************************************************** */
  59. #define PCI_INT_MSK 0x040010 /* PCI interrupt mask */
  60. #define PCI_INT_STAT 0x040014 /* PCI interrupt status */
  61. #define PCI_INT_MSTAT 0x040018 /* PCI interrupt masked status */
  62. #define FLD_HAMMERHEAD_INT (1 << 27)
  63. #define FLD_UART_INT (1 << 26)
  64. #define FLD_IRQN_INT (1 << 25)
  65. #define FLD_TM_INT (1 << 28)
  66. #define FLD_I2C_3_RACK (1 << 27)
  67. #define FLD_I2C_3_INT (1 << 26)
  68. #define FLD_I2C_2_RACK (1 << 25)
  69. #define FLD_I2C_2_INT (1 << 24)
  70. #define FLD_I2C_1_RACK (1 << 23)
  71. #define FLD_I2C_1_INT (1 << 22)
  72. #define FLD_APB_DMA_BERR_INT (1 << 21)
  73. #define FLD_AL_WR_BERR_INT (1 << 20)
  74. #define FLD_AL_RD_BERR_INT (1 << 19)
  75. #define FLD_RISC_WR_BERR_INT (1 << 18)
  76. #define FLD_RISC_RD_BERR_INT (1 << 17)
  77. #define FLD_VID_I_INT (1 << 8)
  78. #define FLD_VID_H_INT (1 << 7)
  79. #define FLD_VID_G_INT (1 << 6)
  80. #define FLD_VID_F_INT (1 << 5)
  81. #define FLD_VID_E_INT (1 << 4)
  82. #define FLD_VID_D_INT (1 << 3)
  83. #define FLD_VID_C_INT (1 << 2)
  84. #define FLD_VID_B_INT (1 << 1)
  85. #define FLD_VID_A_INT (1 << 0)
  86. /* ***************************************************************************** */
  87. #define VID_A_INT_MSK 0x040020 /* Video A interrupt mask */
  88. #define VID_A_INT_STAT 0x040024 /* Video A interrupt status */
  89. #define VID_A_INT_MSTAT 0x040028 /* Video A interrupt masked status */
  90. #define VID_A_INT_SSTAT 0x04002C /* Video A interrupt set status */
  91. /* ***************************************************************************** */
  92. #define VID_B_INT_MSK 0x040030 /* Video B interrupt mask */
  93. #define VID_B_INT_STAT 0x040034 /* Video B interrupt status */
  94. #define VID_B_INT_MSTAT 0x040038 /* Video B interrupt masked status */
  95. #define VID_B_INT_SSTAT 0x04003C /* Video B interrupt set status */
  96. /* ***************************************************************************** */
  97. #define VID_C_INT_MSK 0x040040 /* Video C interrupt mask */
  98. #define VID_C_INT_STAT 0x040044 /* Video C interrupt status */
  99. #define VID_C_INT_MSTAT 0x040048 /* Video C interrupt masked status */
  100. #define VID_C_INT_SSTAT 0x04004C /* Video C interrupt set status */
  101. /* ***************************************************************************** */
  102. #define VID_D_INT_MSK 0x040050 /* Video D interrupt mask */
  103. #define VID_D_INT_STAT 0x040054 /* Video D interrupt status */
  104. #define VID_D_INT_MSTAT 0x040058 /* Video D interrupt masked status */
  105. #define VID_D_INT_SSTAT 0x04005C /* Video D interrupt set status */
  106. /* ***************************************************************************** */
  107. #define VID_E_INT_MSK 0x040060 /* Video E interrupt mask */
  108. #define VID_E_INT_STAT 0x040064 /* Video E interrupt status */
  109. #define VID_E_INT_MSTAT 0x040068 /* Video E interrupt masked status */
  110. #define VID_E_INT_SSTAT 0x04006C /* Video E interrupt set status */
  111. /* ***************************************************************************** */
  112. #define VID_F_INT_MSK 0x040070 /* Video F interrupt mask */
  113. #define VID_F_INT_STAT 0x040074 /* Video F interrupt status */
  114. #define VID_F_INT_MSTAT 0x040078 /* Video F interrupt masked status */
  115. #define VID_F_INT_SSTAT 0x04007C /* Video F interrupt set status */
  116. /* ***************************************************************************** */
  117. #define VID_G_INT_MSK 0x040080 /* Video G interrupt mask */
  118. #define VID_G_INT_STAT 0x040084 /* Video G interrupt status */
  119. #define VID_G_INT_MSTAT 0x040088 /* Video G interrupt masked status */
  120. #define VID_G_INT_SSTAT 0x04008C /* Video G interrupt set status */
  121. /* ***************************************************************************** */
  122. #define VID_H_INT_MSK 0x040090 /* Video H interrupt mask */
  123. #define VID_H_INT_STAT 0x040094 /* Video H interrupt status */
  124. #define VID_H_INT_MSTAT 0x040098 /* Video H interrupt masked status */
  125. #define VID_H_INT_SSTAT 0x04009C /* Video H interrupt set status */
  126. /* ***************************************************************************** */
  127. #define VID_I_INT_MSK 0x0400A0 /* Video I interrupt mask */
  128. #define VID_I_INT_STAT 0x0400A4 /* Video I interrupt status */
  129. #define VID_I_INT_MSTAT 0x0400A8 /* Video I interrupt masked status */
  130. #define VID_I_INT_SSTAT 0x0400AC /* Video I interrupt set status */
  131. /* ***************************************************************************** */
  132. #define VID_J_INT_MSK 0x0400B0 /* Video J interrupt mask */
  133. #define VID_J_INT_STAT 0x0400B4 /* Video J interrupt status */
  134. #define VID_J_INT_MSTAT 0x0400B8 /* Video J interrupt masked status */
  135. #define VID_J_INT_SSTAT 0x0400BC /* Video J interrupt set status */
  136. #define FLD_VID_SRC_OPC_ERR 0x00020000
  137. #define FLD_VID_DST_OPC_ERR 0x00010000
  138. #define FLD_VID_SRC_SYNC 0x00002000
  139. #define FLD_VID_DST_SYNC 0x00001000
  140. #define FLD_VID_SRC_UF 0x00000200
  141. #define FLD_VID_DST_OF 0x00000100
  142. #define FLD_VID_SRC_RISC2 0x00000020
  143. #define FLD_VID_DST_RISC2 0x00000010
  144. #define FLD_VID_SRC_RISC1 0x00000002
  145. #define FLD_VID_DST_RISC1 0x00000001
  146. #define FLD_VID_SRC_ERRORS (FLD_VID_SRC_OPC_ERR | FLD_VID_SRC_SYNC | FLD_VID_SRC_UF)
  147. #define FLD_VID_DST_ERRORS (FLD_VID_DST_OPC_ERR | FLD_VID_DST_SYNC | FLD_VID_DST_OF)
  148. /* ***************************************************************************** */
  149. #define AUD_A_INT_MSK 0x0400C0 /* Audio Int interrupt mask */
  150. #define AUD_A_INT_STAT 0x0400C4 /* Audio Int interrupt status */
  151. #define AUD_A_INT_MSTAT 0x0400C8 /* Audio Int interrupt masked status */
  152. #define AUD_A_INT_SSTAT 0x0400CC /* Audio Int interrupt set status */
  153. /* ***************************************************************************** */
  154. #define AUD_B_INT_MSK 0x0400D0 /* Audio Int interrupt mask */
  155. #define AUD_B_INT_STAT 0x0400D4 /* Audio Int interrupt status */
  156. #define AUD_B_INT_MSTAT 0x0400D8 /* Audio Int interrupt masked status */
  157. #define AUD_B_INT_SSTAT 0x0400DC /* Audio Int interrupt set status */
  158. /* ***************************************************************************** */
  159. #define AUD_C_INT_MSK 0x0400E0 /* Audio Int interrupt mask */
  160. #define AUD_C_INT_STAT 0x0400E4 /* Audio Int interrupt status */
  161. #define AUD_C_INT_MSTAT 0x0400E8 /* Audio Int interrupt masked status */
  162. #define AUD_C_INT_SSTAT 0x0400EC /* Audio Int interrupt set status */
  163. /* ***************************************************************************** */
  164. #define AUD_D_INT_MSK 0x0400F0 /* Audio Int interrupt mask */
  165. #define AUD_D_INT_STAT 0x0400F4 /* Audio Int interrupt status */
  166. #define AUD_D_INT_MSTAT 0x0400F8 /* Audio Int interrupt masked status */
  167. #define AUD_D_INT_SSTAT 0x0400FC /* Audio Int interrupt set status */
  168. /* ***************************************************************************** */
  169. #define AUD_E_INT_MSK 0x040100 /* Audio Int interrupt mask */
  170. #define AUD_E_INT_STAT 0x040104 /* Audio Int interrupt status */
  171. #define AUD_E_INT_MSTAT 0x040108 /* Audio Int interrupt masked status */
  172. #define AUD_E_INT_SSTAT 0x04010C /* Audio Int interrupt set status */
  173. #define FLD_AUD_SRC_OPC_ERR 0x00020000
  174. #define FLD_AUD_DST_OPC_ERR 0x00010000
  175. #define FLD_AUD_SRC_SYNC 0x00002000
  176. #define FLD_AUD_DST_SYNC 0x00001000
  177. #define FLD_AUD_SRC_OF 0x00000200
  178. #define FLD_AUD_DST_OF 0x00000100
  179. #define FLD_AUD_SRC_RISCI2 0x00000020
  180. #define FLD_AUD_DST_RISCI2 0x00000010
  181. #define FLD_AUD_SRC_RISCI1 0x00000002
  182. #define FLD_AUD_DST_RISCI1 0x00000001
  183. /* ***************************************************************************** */
  184. #define MBIF_A_INT_MSK 0x040110 /* MBIF Int interrupt mask */
  185. #define MBIF_A_INT_STAT 0x040114 /* MBIF Int interrupt status */
  186. #define MBIF_A_INT_MSTAT 0x040118 /* MBIF Int interrupt masked status */
  187. #define MBIF_A_INT_SSTAT 0x04011C /* MBIF Int interrupt set status */
  188. /* ***************************************************************************** */
  189. #define MBIF_B_INT_MSK 0x040120 /* MBIF Int interrupt mask */
  190. #define MBIF_B_INT_STAT 0x040124 /* MBIF Int interrupt status */
  191. #define MBIF_B_INT_MSTAT 0x040128 /* MBIF Int interrupt masked status */
  192. #define MBIF_B_INT_SSTAT 0x04012C /* MBIF Int interrupt set status */
  193. #define FLD_MBIF_DST_OPC_ERR 0x00010000
  194. #define FLD_MBIF_DST_SYNC 0x00001000
  195. #define FLD_MBIF_DST_OF 0x00000100
  196. #define FLD_MBIF_DST_RISCI2 0x00000010
  197. #define FLD_MBIF_DST_RISCI1 0x00000001
  198. /* ***************************************************************************** */
  199. #define AUD_EXT_INT_MSK 0x040060 /* Audio Ext interrupt mask */
  200. #define AUD_EXT_INT_STAT 0x040064 /* Audio Ext interrupt status */
  201. #define AUD_EXT_INT_MSTAT 0x040068 /* Audio Ext interrupt masked status */
  202. #define AUD_EXT_INT_SSTAT 0x04006C /* Audio Ext interrupt set status */
  203. #define FLD_AUD_EXT_OPC_ERR 0x00010000
  204. #define FLD_AUD_EXT_SYNC 0x00001000
  205. #define FLD_AUD_EXT_OF 0x00000100
  206. #define FLD_AUD_EXT_RISCI2 0x00000010
  207. #define FLD_AUD_EXT_RISCI1 0x00000001
  208. /* ***************************************************************************** */
  209. #define GPIO_LO 0x110010 /* Lower of GPIO pins [31:0] */
  210. #define GPIO_HI 0x110014 /* Upper WORD of GPIO pins [47:31] */
  211. #define GPIO_LO_OE 0x110018 /* Lower of GPIO output enable [31:0] */
  212. #define GPIO_HI_OE 0x11001C /* Upper word of GPIO output enable [47:32] */
  213. #define GPIO_LO_INT_MSK 0x11003C /* GPIO interrupt mask */
  214. #define GPIO_LO_INT_STAT 0x110044 /* GPIO interrupt status */
  215. #define GPIO_LO_INT_MSTAT 0x11004C /* GPIO interrupt masked status */
  216. #define GPIO_LO_ISM_SNS 0x110054 /* GPIO interrupt sensitivity */
  217. #define GPIO_LO_ISM_POL 0x11005C /* GPIO interrupt polarity */
  218. #define GPIO_HI_INT_MSK 0x110040 /* GPIO interrupt mask */
  219. #define GPIO_HI_INT_STAT 0x110048 /* GPIO interrupt status */
  220. #define GPIO_HI_INT_MSTAT 0x110050 /* GPIO interrupt masked status */
  221. #define GPIO_HI_ISM_SNS 0x110058 /* GPIO interrupt sensitivity */
  222. #define GPIO_HI_ISM_POL 0x110060 /* GPIO interrupt polarity */
  223. #define FLD_GPIO43_INT (1 << 11)
  224. #define FLD_GPIO42_INT (1 << 10)
  225. #define FLD_GPIO41_INT (1 << 9)
  226. #define FLD_GPIO40_INT (1 << 8)
  227. #define FLD_GPIO9_INT (1 << 9)
  228. #define FLD_GPIO8_INT (1 << 8)
  229. #define FLD_GPIO7_INT (1 << 7)
  230. #define FLD_GPIO6_INT (1 << 6)
  231. #define FLD_GPIO5_INT (1 << 5)
  232. #define FLD_GPIO4_INT (1 << 4)
  233. #define FLD_GPIO3_INT (1 << 3)
  234. #define FLD_GPIO2_INT (1 << 2)
  235. #define FLD_GPIO1_INT (1 << 1)
  236. #define FLD_GPIO0_INT (1 << 0)
  237. /* ***************************************************************************** */
  238. #define TC_REQ 0x040090 /* Rider PCI Express traFFic class request */
  239. /* ***************************************************************************** */
  240. #define TC_REQ_SET 0x040094 /* Rider PCI Express traFFic class request set */
  241. /* ***************************************************************************** */
  242. /* Rider */
  243. /* ***************************************************************************** */
  244. /* PCI Compatible Header */
  245. /* ***************************************************************************** */
  246. #define RDR_CFG0 0x050000
  247. #define RDR_VENDOR_DEVICE_ID_CFG 0x050000
  248. /* ***************************************************************************** */
  249. #define RDR_CFG1 0x050004
  250. /* ***************************************************************************** */
  251. #define RDR_CFG2 0x050008
  252. /* ***************************************************************************** */
  253. #define RDR_CFG3 0x05000C
  254. /* ***************************************************************************** */
  255. #define RDR_CFG4 0x050010
  256. /* ***************************************************************************** */
  257. #define RDR_CFG5 0x050014
  258. /* ***************************************************************************** */
  259. #define RDR_CFG6 0x050018
  260. /* ***************************************************************************** */
  261. #define RDR_CFG7 0x05001C
  262. /* ***************************************************************************** */
  263. #define RDR_CFG8 0x050020
  264. /* ***************************************************************************** */
  265. #define RDR_CFG9 0x050024
  266. /* ***************************************************************************** */
  267. #define RDR_CFGA 0x050028
  268. /* ***************************************************************************** */
  269. #define RDR_CFGB 0x05002C
  270. #define RDR_SUSSYSTEM_ID_CFG 0x05002C
  271. /* ***************************************************************************** */
  272. #define RDR_CFGC 0x050030
  273. /* ***************************************************************************** */
  274. #define RDR_CFGD 0x050034
  275. /* ***************************************************************************** */
  276. #define RDR_CFGE 0x050038
  277. /* ***************************************************************************** */
  278. #define RDR_CFGF 0x05003C
  279. /* ***************************************************************************** */
  280. /* PCI-Express Capabilities */
  281. /* ***************************************************************************** */
  282. #define RDR_PECAP 0x050040
  283. /* ***************************************************************************** */
  284. #define RDR_PEDEVCAP 0x050044
  285. /* ***************************************************************************** */
  286. #define RDR_PEDEVSC 0x050048
  287. /* ***************************************************************************** */
  288. #define RDR_PELINKCAP 0x05004C
  289. /* ***************************************************************************** */
  290. #define RDR_PELINKSC 0x050050
  291. /* ***************************************************************************** */
  292. #define RDR_PMICAP 0x050080
  293. /* ***************************************************************************** */
  294. #define RDR_PMCSR 0x050084
  295. /* ***************************************************************************** */
  296. #define RDR_VPDCAP 0x050090
  297. /* ***************************************************************************** */
  298. #define RDR_VPDDATA 0x050094
  299. /* ***************************************************************************** */
  300. #define RDR_MSICAP 0x0500A0
  301. /* ***************************************************************************** */
  302. #define RDR_MSIARL 0x0500A4
  303. /* ***************************************************************************** */
  304. #define RDR_MSIARU 0x0500A8
  305. /* ***************************************************************************** */
  306. #define RDR_MSIDATA 0x0500AC
  307. /* ***************************************************************************** */
  308. /* PCI Express Extended Capabilities */
  309. /* ***************************************************************************** */
  310. #define RDR_AERXCAP 0x050100
  311. /* ***************************************************************************** */
  312. #define RDR_AERUESTA 0x050104
  313. /* ***************************************************************************** */
  314. #define RDR_AERUEMSK 0x050108
  315. /* ***************************************************************************** */
  316. #define RDR_AERUESEV 0x05010C
  317. /* ***************************************************************************** */
  318. #define RDR_AERCESTA 0x050110
  319. /* ***************************************************************************** */
  320. #define RDR_AERCEMSK 0x050114
  321. /* ***************************************************************************** */
  322. #define RDR_AERCC 0x050118
  323. /* ***************************************************************************** */
  324. #define RDR_AERHL0 0x05011C
  325. /* ***************************************************************************** */
  326. #define RDR_AERHL1 0x050120
  327. /* ***************************************************************************** */
  328. #define RDR_AERHL2 0x050124
  329. /* ***************************************************************************** */
  330. #define RDR_AERHL3 0x050128
  331. /* ***************************************************************************** */
  332. #define RDR_VCXCAP 0x050200
  333. /* ***************************************************************************** */
  334. #define RDR_VCCAP1 0x050204
  335. /* ***************************************************************************** */
  336. #define RDR_VCCAP2 0x050208
  337. /* ***************************************************************************** */
  338. #define RDR_VCSC 0x05020C
  339. /* ***************************************************************************** */
  340. #define RDR_VCR0_CAP 0x050210
  341. /* ***************************************************************************** */
  342. #define RDR_VCR0_CTRL 0x050214
  343. /* ***************************************************************************** */
  344. #define RDR_VCR0_STAT 0x050218
  345. /* ***************************************************************************** */
  346. #define RDR_VCR1_CAP 0x05021C
  347. /* ***************************************************************************** */
  348. #define RDR_VCR1_CTRL 0x050220
  349. /* ***************************************************************************** */
  350. #define RDR_VCR1_STAT 0x050224
  351. /* ***************************************************************************** */
  352. #define RDR_VCR2_CAP 0x050228
  353. /* ***************************************************************************** */
  354. #define RDR_VCR2_CTRL 0x05022C
  355. /* ***************************************************************************** */
  356. #define RDR_VCR2_STAT 0x050230
  357. /* ***************************************************************************** */
  358. #define RDR_VCR3_CAP 0x050234
  359. /* ***************************************************************************** */
  360. #define RDR_VCR3_CTRL 0x050238
  361. /* ***************************************************************************** */
  362. #define RDR_VCR3_STAT 0x05023C
  363. /* ***************************************************************************** */
  364. #define RDR_VCARB0 0x050240
  365. /* ***************************************************************************** */
  366. #define RDR_VCARB1 0x050244
  367. /* ***************************************************************************** */
  368. #define RDR_VCARB2 0x050248
  369. /* ***************************************************************************** */
  370. #define RDR_VCARB3 0x05024C
  371. /* ***************************************************************************** */
  372. #define RDR_VCARB4 0x050250
  373. /* ***************************************************************************** */
  374. #define RDR_VCARB5 0x050254
  375. /* ***************************************************************************** */
  376. #define RDR_VCARB6 0x050258
  377. /* ***************************************************************************** */
  378. #define RDR_VCARB7 0x05025C
  379. /* ***************************************************************************** */
  380. #define RDR_RDRSTAT0 0x050300
  381. /* ***************************************************************************** */
  382. #define RDR_RDRSTAT1 0x050304
  383. /* ***************************************************************************** */
  384. #define RDR_RDRCTL0 0x050308
  385. /* ***************************************************************************** */
  386. #define RDR_RDRCTL1 0x05030C
  387. /* ***************************************************************************** */
  388. /* Transaction Layer Registers */
  389. /* ***************************************************************************** */
  390. #define RDR_TLSTAT0 0x050310
  391. /* ***************************************************************************** */
  392. #define RDR_TLSTAT1 0x050314
  393. /* ***************************************************************************** */
  394. #define RDR_TLCTL0 0x050318
  395. #define FLD_CFG_UR_CPL_MODE 0x00000040
  396. #define FLD_CFG_CORR_ERR_QUITE 0x00000020
  397. #define FLD_CFG_RCB_CK_EN 0x00000010
  398. #define FLD_CFG_BNDRY_CK_EN 0x00000008
  399. #define FLD_CFG_BYTE_EN_CK_EN 0x00000004
  400. #define FLD_CFG_RELAX_ORDER_MSK 0x00000002
  401. #define FLD_CFG_TAG_ORDER_EN 0x00000001
  402. /* ***************************************************************************** */
  403. #define RDR_TLCTL1 0x05031C
  404. /* ***************************************************************************** */
  405. #define RDR_REQRCAL 0x050320
  406. /* ***************************************************************************** */
  407. #define RDR_REQRCAU 0x050324
  408. /* ***************************************************************************** */
  409. #define RDR_REQEPA 0x050328
  410. /* ***************************************************************************** */
  411. #define RDR_REQCTRL 0x05032C
  412. /* ***************************************************************************** */
  413. #define RDR_REQSTAT 0x050330
  414. /* ***************************************************************************** */
  415. #define RDR_TL_TEST 0x050334
  416. /* ***************************************************************************** */
  417. #define RDR_VCR01_CTL 0x050348
  418. /* ***************************************************************************** */
  419. #define RDR_VCR23_CTL 0x05034C
  420. /* ***************************************************************************** */
  421. #define RDR_RX_VCR0_FC 0x050350
  422. /* ***************************************************************************** */
  423. #define RDR_RX_VCR1_FC 0x050354
  424. /* ***************************************************************************** */
  425. #define RDR_RX_VCR2_FC 0x050358
  426. /* ***************************************************************************** */
  427. #define RDR_RX_VCR3_FC 0x05035C
  428. /* ***************************************************************************** */
  429. /* Data Link Layer Registers */
  430. /* ***************************************************************************** */
  431. #define RDR_DLLSTAT 0x050360
  432. /* ***************************************************************************** */
  433. #define RDR_DLLCTRL 0x050364
  434. /* ***************************************************************************** */
  435. #define RDR_REPLAYTO 0x050368
  436. /* ***************************************************************************** */
  437. #define RDR_ACKLATTO 0x05036C
  438. /* ***************************************************************************** */
  439. /* MAC Layer Registers */
  440. /* ***************************************************************************** */
  441. #define RDR_MACSTAT0 0x050380
  442. /* ***************************************************************************** */
  443. #define RDR_MACSTAT1 0x050384
  444. /* ***************************************************************************** */
  445. #define RDR_MACCTRL0 0x050388
  446. /* ***************************************************************************** */
  447. #define RDR_MACCTRL1 0x05038C
  448. /* ***************************************************************************** */
  449. #define RDR_MACCTRL2 0x050390
  450. /* ***************************************************************************** */
  451. #define RDR_MAC_LB_DATA 0x050394
  452. /* ***************************************************************************** */
  453. #define RDR_L0S_EXIT_LAT 0x050398
  454. /* ***************************************************************************** */
  455. /* DMAC */
  456. /* ***************************************************************************** */
  457. #define DMA1_PTR1 0x100000 /* DMA Current Ptr : Ch#1 */
  458. /* ***************************************************************************** */
  459. #define DMA2_PTR1 0x100004 /* DMA Current Ptr : Ch#2 */
  460. /* ***************************************************************************** */
  461. #define DMA3_PTR1 0x100008 /* DMA Current Ptr : Ch#3 */
  462. /* ***************************************************************************** */
  463. #define DMA4_PTR1 0x10000C /* DMA Current Ptr : Ch#4 */
  464. /* ***************************************************************************** */
  465. #define DMA5_PTR1 0x100010 /* DMA Current Ptr : Ch#5 */
  466. /* ***************************************************************************** */
  467. #define DMA6_PTR1 0x100014 /* DMA Current Ptr : Ch#6 */
  468. /* ***************************************************************************** */
  469. #define DMA7_PTR1 0x100018 /* DMA Current Ptr : Ch#7 */
  470. /* ***************************************************************************** */
  471. #define DMA8_PTR1 0x10001C /* DMA Current Ptr : Ch#8 */
  472. /* ***************************************************************************** */
  473. #define DMA9_PTR1 0x100020 /* DMA Current Ptr : Ch#9 */
  474. /* ***************************************************************************** */
  475. #define DMA10_PTR1 0x100024 /* DMA Current Ptr : Ch#10 */
  476. /* ***************************************************************************** */
  477. #define DMA11_PTR1 0x100028 /* DMA Current Ptr : Ch#11 */
  478. /* ***************************************************************************** */
  479. #define DMA12_PTR1 0x10002C /* DMA Current Ptr : Ch#12 */
  480. /* ***************************************************************************** */
  481. #define DMA13_PTR1 0x100030 /* DMA Current Ptr : Ch#13 */
  482. /* ***************************************************************************** */
  483. #define DMA14_PTR1 0x100034 /* DMA Current Ptr : Ch#14 */
  484. /* ***************************************************************************** */
  485. #define DMA15_PTR1 0x100038 /* DMA Current Ptr : Ch#15 */
  486. /* ***************************************************************************** */
  487. #define DMA16_PTR1 0x10003C /* DMA Current Ptr : Ch#16 */
  488. /* ***************************************************************************** */
  489. #define DMA17_PTR1 0x100040 /* DMA Current Ptr : Ch#17 */
  490. /* ***************************************************************************** */
  491. #define DMA18_PTR1 0x100044 /* DMA Current Ptr : Ch#18 */
  492. /* ***************************************************************************** */
  493. #define DMA19_PTR1 0x100048 /* DMA Current Ptr : Ch#19 */
  494. /* ***************************************************************************** */
  495. #define DMA20_PTR1 0x10004C /* DMA Current Ptr : Ch#20 */
  496. /* ***************************************************************************** */
  497. #define DMA21_PTR1 0x100050 /* DMA Current Ptr : Ch#21 */
  498. /* ***************************************************************************** */
  499. #define DMA22_PTR1 0x100054 /* DMA Current Ptr : Ch#22 */
  500. /* ***************************************************************************** */
  501. #define DMA23_PTR1 0x100058 /* DMA Current Ptr : Ch#23 */
  502. /* ***************************************************************************** */
  503. #define DMA24_PTR1 0x10005C /* DMA Current Ptr : Ch#24 */
  504. /* ***************************************************************************** */
  505. #define DMA25_PTR1 0x100060 /* DMA Current Ptr : Ch#25 */
  506. /* ***************************************************************************** */
  507. #define DMA26_PTR1 0x100064 /* DMA Current Ptr : Ch#26 */
  508. /* ***************************************************************************** */
  509. #define DMA1_PTR2 0x100080 /* DMA Tab Ptr : Ch#1 */
  510. /* ***************************************************************************** */
  511. #define DMA2_PTR2 0x100084 /* DMA Tab Ptr : Ch#2 */
  512. /* ***************************************************************************** */
  513. #define DMA3_PTR2 0x100088 /* DMA Tab Ptr : Ch#3 */
  514. /* ***************************************************************************** */
  515. #define DMA4_PTR2 0x10008C /* DMA Tab Ptr : Ch#4 */
  516. /* ***************************************************************************** */
  517. #define DMA5_PTR2 0x100090 /* DMA Tab Ptr : Ch#5 */
  518. /* ***************************************************************************** */
  519. #define DMA6_PTR2 0x100094 /* DMA Tab Ptr : Ch#6 */
  520. /* ***************************************************************************** */
  521. #define DMA7_PTR2 0x100098 /* DMA Tab Ptr : Ch#7 */
  522. /* ***************************************************************************** */
  523. #define DMA8_PTR2 0x10009C /* DMA Tab Ptr : Ch#8 */
  524. /* ***************************************************************************** */
  525. #define DMA9_PTR2 0x1000A0 /* DMA Tab Ptr : Ch#9 */
  526. /* ***************************************************************************** */
  527. #define DMA10_PTR2 0x1000A4 /* DMA Tab Ptr : Ch#10 */
  528. /* ***************************************************************************** */
  529. #define DMA11_PTR2 0x1000A8 /* DMA Tab Ptr : Ch#11 */
  530. /* ***************************************************************************** */
  531. #define DMA12_PTR2 0x1000AC /* DMA Tab Ptr : Ch#12 */
  532. /* ***************************************************************************** */
  533. #define DMA13_PTR2 0x1000B0 /* DMA Tab Ptr : Ch#13 */
  534. /* ***************************************************************************** */
  535. #define DMA14_PTR2 0x1000B4 /* DMA Tab Ptr : Ch#14 */
  536. /* ***************************************************************************** */
  537. #define DMA15_PTR2 0x1000B8 /* DMA Tab Ptr : Ch#15 */
  538. /* ***************************************************************************** */
  539. #define DMA16_PTR2 0x1000BC /* DMA Tab Ptr : Ch#16 */
  540. /* ***************************************************************************** */
  541. #define DMA17_PTR2 0x1000C0 /* DMA Tab Ptr : Ch#17 */
  542. /* ***************************************************************************** */
  543. #define DMA18_PTR2 0x1000C4 /* DMA Tab Ptr : Ch#18 */
  544. /* ***************************************************************************** */
  545. #define DMA19_PTR2 0x1000C8 /* DMA Tab Ptr : Ch#19 */
  546. /* ***************************************************************************** */
  547. #define DMA20_PTR2 0x1000CC /* DMA Tab Ptr : Ch#20 */
  548. /* ***************************************************************************** */
  549. #define DMA21_PTR2 0x1000D0 /* DMA Tab Ptr : Ch#21 */
  550. /* ***************************************************************************** */
  551. #define DMA22_PTR2 0x1000D4 /* DMA Tab Ptr : Ch#22 */
  552. /* ***************************************************************************** */
  553. #define DMA23_PTR2 0x1000D8 /* DMA Tab Ptr : Ch#23 */
  554. /* ***************************************************************************** */
  555. #define DMA24_PTR2 0x1000DC /* DMA Tab Ptr : Ch#24 */
  556. /* ***************************************************************************** */
  557. #define DMA25_PTR2 0x1000E0 /* DMA Tab Ptr : Ch#25 */
  558. /* ***************************************************************************** */
  559. #define DMA26_PTR2 0x1000E4 /* DMA Tab Ptr : Ch#26 */
  560. /* ***************************************************************************** */
  561. #define DMA1_CNT1 0x100100 /* DMA BuFFer Size : Ch#1 */
  562. /* ***************************************************************************** */
  563. #define DMA2_CNT1 0x100104 /* DMA BuFFer Size : Ch#2 */
  564. /* ***************************************************************************** */
  565. #define DMA3_CNT1 0x100108 /* DMA BuFFer Size : Ch#3 */
  566. /* ***************************************************************************** */
  567. #define DMA4_CNT1 0x10010C /* DMA BuFFer Size : Ch#4 */
  568. /* ***************************************************************************** */
  569. #define DMA5_CNT1 0x100110 /* DMA BuFFer Size : Ch#5 */
  570. /* ***************************************************************************** */
  571. #define DMA6_CNT1 0x100114 /* DMA BuFFer Size : Ch#6 */
  572. /* ***************************************************************************** */
  573. #define DMA7_CNT1 0x100118 /* DMA BuFFer Size : Ch#7 */
  574. /* ***************************************************************************** */
  575. #define DMA8_CNT1 0x10011C /* DMA BuFFer Size : Ch#8 */
  576. /* ***************************************************************************** */
  577. #define DMA9_CNT1 0x100120 /* DMA BuFFer Size : Ch#9 */
  578. /* ***************************************************************************** */
  579. #define DMA10_CNT1 0x100124 /* DMA BuFFer Size : Ch#10 */
  580. /* ***************************************************************************** */
  581. #define DMA11_CNT1 0x100128 /* DMA BuFFer Size : Ch#11 */
  582. /* ***************************************************************************** */
  583. #define DMA12_CNT1 0x10012C /* DMA BuFFer Size : Ch#12 */
  584. /* ***************************************************************************** */
  585. #define DMA13_CNT1 0x100130 /* DMA BuFFer Size : Ch#13 */
  586. /* ***************************************************************************** */
  587. #define DMA14_CNT1 0x100134 /* DMA BuFFer Size : Ch#14 */
  588. /* ***************************************************************************** */
  589. #define DMA15_CNT1 0x100138 /* DMA BuFFer Size : Ch#15 */
  590. /* ***************************************************************************** */
  591. #define DMA16_CNT1 0x10013C /* DMA BuFFer Size : Ch#16 */
  592. /* ***************************************************************************** */
  593. #define DMA17_CNT1 0x100140 /* DMA BuFFer Size : Ch#17 */
  594. /* ***************************************************************************** */
  595. #define DMA18_CNT1 0x100144 /* DMA BuFFer Size : Ch#18 */
  596. /* ***************************************************************************** */
  597. #define DMA19_CNT1 0x100148 /* DMA BuFFer Size : Ch#19 */
  598. /* ***************************************************************************** */
  599. #define DMA20_CNT1 0x10014C /* DMA BuFFer Size : Ch#20 */
  600. /* ***************************************************************************** */
  601. #define DMA21_CNT1 0x100150 /* DMA BuFFer Size : Ch#21 */
  602. /* ***************************************************************************** */
  603. #define DMA22_CNT1 0x100154 /* DMA BuFFer Size : Ch#22 */
  604. /* ***************************************************************************** */
  605. #define DMA23_CNT1 0x100158 /* DMA BuFFer Size : Ch#23 */
  606. /* ***************************************************************************** */
  607. #define DMA24_CNT1 0x10015C /* DMA BuFFer Size : Ch#24 */
  608. /* ***************************************************************************** */
  609. #define DMA25_CNT1 0x100160 /* DMA BuFFer Size : Ch#25 */
  610. /* ***************************************************************************** */
  611. #define DMA26_CNT1 0x100164 /* DMA BuFFer Size : Ch#26 */
  612. /* ***************************************************************************** */
  613. #define DMA1_CNT2 0x100180 /* DMA Table Size : Ch#1 */
  614. /* ***************************************************************************** */
  615. #define DMA2_CNT2 0x100184 /* DMA Table Size : Ch#2 */
  616. /* ***************************************************************************** */
  617. #define DMA3_CNT2 0x100188 /* DMA Table Size : Ch#3 */
  618. /* ***************************************************************************** */
  619. #define DMA4_CNT2 0x10018C /* DMA Table Size : Ch#4 */
  620. /* ***************************************************************************** */
  621. #define DMA5_CNT2 0x100190 /* DMA Table Size : Ch#5 */
  622. /* ***************************************************************************** */
  623. #define DMA6_CNT2 0x100194 /* DMA Table Size : Ch#6 */
  624. /* ***************************************************************************** */
  625. #define DMA7_CNT2 0x100198 /* DMA Table Size : Ch#7 */
  626. /* ***************************************************************************** */
  627. #define DMA8_CNT2 0x10019C /* DMA Table Size : Ch#8 */
  628. /* ***************************************************************************** */
  629. #define DMA9_CNT2 0x1001A0 /* DMA Table Size : Ch#9 */
  630. /* ***************************************************************************** */
  631. #define DMA10_CNT2 0x1001A4 /* DMA Table Size : Ch#10 */
  632. /* ***************************************************************************** */
  633. #define DMA11_CNT2 0x1001A8 /* DMA Table Size : Ch#11 */
  634. /* ***************************************************************************** */
  635. #define DMA12_CNT2 0x1001AC /* DMA Table Size : Ch#12 */
  636. /* ***************************************************************************** */
  637. #define DMA13_CNT2 0x1001B0 /* DMA Table Size : Ch#13 */
  638. /* ***************************************************************************** */
  639. #define DMA14_CNT2 0x1001B4 /* DMA Table Size : Ch#14 */
  640. /* ***************************************************************************** */
  641. #define DMA15_CNT2 0x1001B8 /* DMA Table Size : Ch#15 */
  642. /* ***************************************************************************** */
  643. #define DMA16_CNT2 0x1001BC /* DMA Table Size : Ch#16 */
  644. /* ***************************************************************************** */
  645. #define DMA17_CNT2 0x1001C0 /* DMA Table Size : Ch#17 */
  646. /* ***************************************************************************** */
  647. #define DMA18_CNT2 0x1001C4 /* DMA Table Size : Ch#18 */
  648. /* ***************************************************************************** */
  649. #define DMA19_CNT2 0x1001C8 /* DMA Table Size : Ch#19 */
  650. /* ***************************************************************************** */
  651. #define DMA20_CNT2 0x1001CC /* DMA Table Size : Ch#20 */
  652. /* ***************************************************************************** */
  653. #define DMA21_CNT2 0x1001D0 /* DMA Table Size : Ch#21 */
  654. /* ***************************************************************************** */
  655. #define DMA22_CNT2 0x1001D4 /* DMA Table Size : Ch#22 */
  656. /* ***************************************************************************** */
  657. #define DMA23_CNT2 0x1001D8 /* DMA Table Size : Ch#23 */
  658. /* ***************************************************************************** */
  659. #define DMA24_CNT2 0x1001DC /* DMA Table Size : Ch#24 */
  660. /* ***************************************************************************** */
  661. #define DMA25_CNT2 0x1001E0 /* DMA Table Size : Ch#25 */
  662. /* ***************************************************************************** */
  663. #define DMA26_CNT2 0x1001E4 /* DMA Table Size : Ch#26 */
  664. /* ***************************************************************************** */
  665. /* ITG */
  666. /* ***************************************************************************** */
  667. #define TM_CNT_LDW 0x110000 /* Timer : Counter low */
  668. /* ***************************************************************************** */
  669. #define TM_CNT_UW 0x110004 /* Timer : Counter high word */
  670. /* ***************************************************************************** */
  671. #define TM_LMT_LDW 0x110008 /* Timer : Limit low */
  672. /* ***************************************************************************** */
  673. #define TM_LMT_UW 0x11000C /* Timer : Limit high word */
  674. /* ***************************************************************************** */
  675. #define GP0_IO 0x110010 /* GPIO output enables data I/O */
  676. #define FLD_GP_OE 0x00FF0000 /* GPIO: GP_OE output enable */
  677. #define FLD_GP_IN 0x0000FF00 /* GPIO: GP_IN status */
  678. #define FLD_GP_OUT 0x000000FF /* GPIO: GP_OUT control */
  679. /* ***************************************************************************** */
  680. #define GPIO_ISM 0x110014 /* GPIO interrupt sensitivity mode */
  681. #define FLD_GP_ISM_SNS 0x00000070
  682. #define FLD_GP_ISM_POL 0x00000007
  683. /* ***************************************************************************** */
  684. #define SOFT_RESET 0x11001C /* Output system reset reg */
  685. #define FLD_PECOS_SOFT_RESET 0x00000001
  686. /* ***************************************************************************** */
  687. #define MC416_RWD 0x110020 /* MC416 GPIO[18:3] pin */
  688. #define MC416_OEN 0x110024 /* Output enable of GPIO[18:3] */
  689. #define MC416_CTL 0x110028
  690. /* ***************************************************************************** */
  691. #define ALT_PIN_OUT_SEL 0x11002C /* Alternate GPIO output select */
  692. #define FLD_ALT_GPIO_OUT_SEL 0xF0000000
  693. /* 0 Disabled <-- default */
  694. /* 1 GPIO[0] */
  695. /* 2 GPIO[10] */
  696. /* 3 VIP_656_DATA_VAL */
  697. /* 4 VIP_656_DATA[0] */
  698. /* 5 VIP_656_CLK */
  699. /* 6 VIP_656_DATA_EXT[1] */
  700. /* 7 VIP_656_DATA_EXT[0] */
  701. /* 8 ATT_IF */
  702. #define FLD_AUX_PLL_CLK_ALT_SEL 0x0F000000
  703. /* 0 AUX_PLL_CLK<-- default */
  704. /* 1 GPIO[2] */
  705. /* 2 GPIO[10] */
  706. /* 3 VIP_656_DATA_VAL */
  707. /* 4 VIP_656_DATA[0] */
  708. /* 5 VIP_656_CLK */
  709. /* 6 VIP_656_DATA_EXT[1] */
  710. /* 7 VIP_656_DATA_EXT[0] */
  711. #define FLD_IR_TX_ALT_SEL 0x00F00000
  712. /* 0 IR_TX <-- default */
  713. /* 1 GPIO[1] */
  714. /* 2 GPIO[10] */
  715. /* 3 VIP_656_DATA_VAL */
  716. /* 4 VIP_656_DATA[0] */
  717. /* 5 VIP_656_CLK */
  718. /* 6 VIP_656_DATA_EXT[1] */
  719. /* 7 VIP_656_DATA_EXT[0] */
  720. #define FLD_IR_RX_ALT_SEL 0x000F0000
  721. /* 0 IR_RX <-- default */
  722. /* 1 GPIO[0] */
  723. /* 2 GPIO[10] */
  724. /* 3 VIP_656_DATA_VAL */
  725. /* 4 VIP_656_DATA[0] */
  726. /* 5 VIP_656_CLK */
  727. /* 6 VIP_656_DATA_EXT[1] */
  728. /* 7 VIP_656_DATA_EXT[0] */
  729. #define FLD_GPIO10_ALT_SEL 0x0000F000
  730. /* 0 GPIO[10] <-- default */
  731. /* 1 GPIO[0] */
  732. /* 2 GPIO[10] */
  733. /* 3 VIP_656_DATA_VAL */
  734. /* 4 VIP_656_DATA[0] */
  735. /* 5 VIP_656_CLK */
  736. /* 6 VIP_656_DATA_EXT[1] */
  737. /* 7 VIP_656_DATA_EXT[0] */
  738. #define FLD_GPIO2_ALT_SEL 0x00000F00
  739. /* 0 GPIO[2] <-- default */
  740. /* 1 GPIO[1] */
  741. /* 2 GPIO[10] */
  742. /* 3 VIP_656_DATA_VAL */
  743. /* 4 VIP_656_DATA[0] */
  744. /* 5 VIP_656_CLK */
  745. /* 6 VIP_656_DATA_EXT[1] */
  746. /* 7 VIP_656_DATA_EXT[0] */
  747. #define FLD_GPIO1_ALT_SEL 0x000000F0
  748. /* 0 GPIO[1] <-- default */
  749. /* 1 GPIO[0] */
  750. /* 2 GPIO[10] */
  751. /* 3 VIP_656_DATA_VAL */
  752. /* 4 VIP_656_DATA[0] */
  753. /* 5 VIP_656_CLK */
  754. /* 6 VIP_656_DATA_EXT[1] */
  755. /* 7 VIP_656_DATA_EXT[0] */
  756. #define FLD_GPIO0_ALT_SEL 0x0000000F
  757. /* 0 GPIO[0] <-- default */
  758. /* 1 GPIO[1] */
  759. /* 2 GPIO[10] */
  760. /* 3 VIP_656_DATA_VAL */
  761. /* 4 VIP_656_DATA[0] */
  762. /* 5 VIP_656_CLK */
  763. /* 6 VIP_656_DATA_EXT[1] */
  764. /* 7 VIP_656_DATA_EXT[0] */
  765. #define ALT_PIN_IN_SEL 0x110030 /* Alternate GPIO input select */
  766. #define FLD_GPIO10_ALT_IN_SEL 0x0000F000
  767. /* 0 GPIO[10] <-- default */
  768. /* 1 IR_RX */
  769. /* 2 IR_TX */
  770. /* 3 AUX_PLL_CLK */
  771. /* 4 IF_ATT_SEL */
  772. /* 5 GPIO[0] */
  773. /* 6 GPIO[1] */
  774. /* 7 GPIO[2] */
  775. #define FLD_GPIO2_ALT_IN_SEL 0x00000F00
  776. /* 0 GPIO[2] <-- default */
  777. /* 1 IR_RX */
  778. /* 2 IR_TX */
  779. /* 3 AUX_PLL_CLK */
  780. /* 4 IF_ATT_SEL */
  781. #define FLD_GPIO1_ALT_IN_SEL 0x000000F0
  782. /* 0 GPIO[1] <-- default */
  783. /* 1 IR_RX */
  784. /* 2 IR_TX */
  785. /* 3 AUX_PLL_CLK */
  786. /* 4 IF_ATT_SEL */
  787. #define FLD_GPIO0_ALT_IN_SEL 0x0000000F
  788. /* 0 GPIO[0] <-- default */
  789. /* 1 IR_RX */
  790. /* 2 IR_TX */
  791. /* 3 AUX_PLL_CLK */
  792. /* 4 IF_ATT_SEL */
  793. /* ***************************************************************************** */
  794. #define TEST_BUS_CTL1 0x110040 /* Test bus control register #1 */
  795. /* ***************************************************************************** */
  796. #define TEST_BUS_CTL2 0x110044 /* Test bus control register #2 */
  797. /* ***************************************************************************** */
  798. #define CLK_DELAY 0x110048 /* Clock delay */
  799. #define FLD_MOE_CLK_DIS 0x80000000 /* Disable MoE clock */
  800. /* ***************************************************************************** */
  801. #define PAD_CTRL 0x110068 /* Pad drive strength control */
  802. /* ***************************************************************************** */
  803. #define MBIST_CTRL 0x110050 /* SRAM memory built-in self test control */
  804. /* ***************************************************************************** */
  805. #define MBIST_STAT 0x110054 /* SRAM memory built-in self test status */
  806. /* ***************************************************************************** */
  807. /* PLL registers */
  808. /* ***************************************************************************** */
  809. #define PLL_A_INT_FRAC 0x110088
  810. #define PLL_A_POST_STAT_BIST 0x11008C
  811. #define PLL_B_INT_FRAC 0x110090
  812. #define PLL_B_POST_STAT_BIST 0x110094
  813. #define PLL_C_INT_FRAC 0x110098
  814. #define PLL_C_POST_STAT_BIST 0x11009C
  815. #define PLL_D_INT_FRAC 0x1100A0
  816. #define PLL_D_POST_STAT_BIST 0x1100A4
  817. #define CLK_RST 0x11002C
  818. #define FLD_VID_I_CLK_NOE 0x00001000
  819. #define FLD_VID_J_CLK_NOE 0x00002000
  820. #define FLD_USE_ALT_PLL_REF 0x00004000
  821. #define VID_CH_MODE_SEL 0x110078
  822. #define VID_CH_CLK_SEL 0x11007C
  823. /* ***************************************************************************** */
  824. #define VBI_A_DMA 0x130008 /* VBI A DMA data port */
  825. /* ***************************************************************************** */
  826. #define VID_A_VIP_CTL 0x130080 /* Video A VIP format control */
  827. #define FLD_VIP_MODE 0x00000001
  828. /* ***************************************************************************** */
  829. #define VID_A_PIXEL_FRMT 0x130084 /* Video A pixel format */
  830. #define FLD_VID_A_GAMMA_DIS 0x00000008
  831. #define FLD_VID_A_FORMAT 0x00000007
  832. #define FLD_VID_A_GAMMA_FACTOR 0x00000010
  833. /* ***************************************************************************** */
  834. #define VID_A_VBI_CTL 0x130088 /* Video A VBI miscellaneous control */
  835. #define FLD_VID_A_VIP_EXT 0x00000003
  836. /* ***************************************************************************** */
  837. #define VID_B_DMA 0x130100 /* Video B DMA data port */
  838. /* ***************************************************************************** */
  839. #define VBI_B_DMA 0x130108 /* VBI B DMA data port */
  840. /* ***************************************************************************** */
  841. #define VID_B_SRC_SEL 0x130144 /* Video B source select */
  842. #define FLD_VID_B_SRC_SEL 0x00000000
  843. /* ***************************************************************************** */
  844. #define VID_B_LNGTH 0x130150 /* Video B line length */
  845. #define FLD_VID_B_LN_LNGTH 0x00000FFF
  846. /* ***************************************************************************** */
  847. #define VID_B_VIP_CTL 0x130180 /* Video B VIP format control */
  848. /* ***************************************************************************** */
  849. #define VID_B_PIXEL_FRMT 0x130184 /* Video B pixel format */
  850. #define FLD_VID_B_GAMMA_DIS 0x00000008
  851. #define FLD_VID_B_FORMAT 0x00000007
  852. #define FLD_VID_B_GAMMA_FACTOR 0x00000010
  853. /* ***************************************************************************** */
  854. #define VID_C_DMA 0x130200 /* Video C DMA data port */
  855. /* ***************************************************************************** */
  856. #define VID_C_LNGTH 0x130250 /* Video C line length */
  857. #define FLD_VID_C_LN_LNGTH 0x00000FFF
  858. /* ***************************************************************************** */
  859. /* Video Destination Channels */
  860. /* ***************************************************************************** */
  861. #define VID_DST_A_GPCNT 0x130020 /* Video A general purpose counter */
  862. #define VID_DST_B_GPCNT 0x130120 /* Video B general purpose counter */
  863. #define VID_DST_C_GPCNT 0x130220 /* Video C general purpose counter */
  864. #define VID_DST_D_GPCNT 0x130320 /* Video D general purpose counter */
  865. #define VID_DST_E_GPCNT 0x130420 /* Video E general purpose counter */
  866. #define VID_DST_F_GPCNT 0x130520 /* Video F general purpose counter */
  867. #define VID_DST_G_GPCNT 0x130620 /* Video G general purpose counter */
  868. #define VID_DST_H_GPCNT 0x130720 /* Video H general purpose counter */
  869. /* ***************************************************************************** */
  870. #define VID_DST_A_GPCNT_CTL 0x130030 /* Video A general purpose control */
  871. #define VID_DST_B_GPCNT_CTL 0x130130 /* Video B general purpose control */
  872. #define VID_DST_C_GPCNT_CTL 0x130230 /* Video C general purpose control */
  873. #define VID_DST_D_GPCNT_CTL 0x130330 /* Video D general purpose control */
  874. #define VID_DST_E_GPCNT_CTL 0x130430 /* Video E general purpose control */
  875. #define VID_DST_F_GPCNT_CTL 0x130530 /* Video F general purpose control */
  876. #define VID_DST_G_GPCNT_CTL 0x130630 /* Video G general purpose control */
  877. #define VID_DST_H_GPCNT_CTL 0x130730 /* Video H general purpose control */
  878. /* ***************************************************************************** */
  879. #define VID_DST_A_DMA_CTL 0x130040 /* Video A DMA control */
  880. #define VID_DST_B_DMA_CTL 0x130140 /* Video B DMA control */
  881. #define VID_DST_C_DMA_CTL 0x130240 /* Video C DMA control */
  882. #define VID_DST_D_DMA_CTL 0x130340 /* Video D DMA control */
  883. #define VID_DST_E_DMA_CTL 0x130440 /* Video E DMA control */
  884. #define VID_DST_F_DMA_CTL 0x130540 /* Video F DMA control */
  885. #define VID_DST_G_DMA_CTL 0x130640 /* Video G DMA control */
  886. #define VID_DST_H_DMA_CTL 0x130740 /* Video H DMA control */
  887. #define FLD_VID_RISC_EN 0x00000010
  888. #define FLD_VID_FIFO_EN 0x00000001
  889. /* ***************************************************************************** */
  890. #define VID_DST_A_VIP_CTL 0x130080 /* Video A VIP control */
  891. #define VID_DST_B_VIP_CTL 0x130180 /* Video B VIP control */
  892. #define VID_DST_C_VIP_CTL 0x130280 /* Video C VIP control */
  893. #define VID_DST_D_VIP_CTL 0x130380 /* Video D VIP control */
  894. #define VID_DST_E_VIP_CTL 0x130480 /* Video E VIP control */
  895. #define VID_DST_F_VIP_CTL 0x130580 /* Video F VIP control */
  896. #define VID_DST_G_VIP_CTL 0x130680 /* Video G VIP control */
  897. #define VID_DST_H_VIP_CTL 0x130780 /* Video H VIP control */
  898. /* ***************************************************************************** */
  899. #define VID_DST_A_PIX_FRMT 0x130084 /* Video A Pixel format */
  900. #define VID_DST_B_PIX_FRMT 0x130184 /* Video B Pixel format */
  901. #define VID_DST_C_PIX_FRMT 0x130284 /* Video C Pixel format */
  902. #define VID_DST_D_PIX_FRMT 0x130384 /* Video D Pixel format */
  903. #define VID_DST_E_PIX_FRMT 0x130484 /* Video E Pixel format */
  904. #define VID_DST_F_PIX_FRMT 0x130584 /* Video F Pixel format */
  905. #define VID_DST_G_PIX_FRMT 0x130684 /* Video G Pixel format */
  906. #define VID_DST_H_PIX_FRMT 0x130784 /* Video H Pixel format */
  907. /* ***************************************************************************** */
  908. /* Video Source Channels */
  909. /* ***************************************************************************** */
  910. #define VID_SRC_A_GPCNT_CTL 0x130804 /* Video A general purpose control */
  911. #define VID_SRC_B_GPCNT_CTL 0x130904 /* Video B general purpose control */
  912. #define VID_SRC_C_GPCNT_CTL 0x130A04 /* Video C general purpose control */
  913. #define VID_SRC_D_GPCNT_CTL 0x130B04 /* Video D general purpose control */
  914. #define VID_SRC_E_GPCNT_CTL 0x130C04 /* Video E general purpose control */
  915. #define VID_SRC_F_GPCNT_CTL 0x130D04 /* Video F general purpose control */
  916. #define VID_SRC_I_GPCNT_CTL 0x130E04 /* Video I general purpose control */
  917. #define VID_SRC_J_GPCNT_CTL 0x130F04 /* Video J general purpose control */
  918. /* ***************************************************************************** */
  919. #define VID_SRC_A_GPCNT 0x130808 /* Video A general purpose counter */
  920. #define VID_SRC_B_GPCNT 0x130908 /* Video B general purpose counter */
  921. #define VID_SRC_C_GPCNT 0x130A08 /* Video C general purpose counter */
  922. #define VID_SRC_D_GPCNT 0x130B08 /* Video D general purpose counter */
  923. #define VID_SRC_E_GPCNT 0x130C08 /* Video E general purpose counter */
  924. #define VID_SRC_F_GPCNT 0x130D08 /* Video F general purpose counter */
  925. #define VID_SRC_I_GPCNT 0x130E08 /* Video I general purpose counter */
  926. #define VID_SRC_J_GPCNT 0x130F08 /* Video J general purpose counter */
  927. /* ***************************************************************************** */
  928. #define VID_SRC_A_DMA_CTL 0x13080C /* Video A DMA control */
  929. #define VID_SRC_B_DMA_CTL 0x13090C /* Video B DMA control */
  930. #define VID_SRC_C_DMA_CTL 0x130A0C /* Video C DMA control */
  931. #define VID_SRC_D_DMA_CTL 0x130B0C /* Video D DMA control */
  932. #define VID_SRC_E_DMA_CTL 0x130C0C /* Video E DMA control */
  933. #define VID_SRC_F_DMA_CTL 0x130D0C /* Video F DMA control */
  934. #define VID_SRC_I_DMA_CTL 0x130E0C /* Video I DMA control */
  935. #define VID_SRC_J_DMA_CTL 0x130F0C /* Video J DMA control */
  936. #define FLD_APB_RISC_EN 0x00000010
  937. #define FLD_APB_FIFO_EN 0x00000001
  938. /* ***************************************************************************** */
  939. #define VID_SRC_A_FMT_CTL 0x130810 /* Video A format control */
  940. #define VID_SRC_B_FMT_CTL 0x130910 /* Video B format control */
  941. #define VID_SRC_C_FMT_CTL 0x130A10 /* Video C format control */
  942. #define VID_SRC_D_FMT_CTL 0x130B10 /* Video D format control */
  943. #define VID_SRC_E_FMT_CTL 0x130C10 /* Video E format control */
  944. #define VID_SRC_F_FMT_CTL 0x130D10 /* Video F format control */
  945. #define VID_SRC_I_FMT_CTL 0x130E10 /* Video I format control */
  946. #define VID_SRC_J_FMT_CTL 0x130F10 /* Video J format control */
  947. /* ***************************************************************************** */
  948. #define VID_SRC_A_ACTIVE_CTL1 0x130814 /* Video A active control 1 */
  949. #define VID_SRC_B_ACTIVE_CTL1 0x130914 /* Video B active control 1 */
  950. #define VID_SRC_C_ACTIVE_CTL1 0x130A14 /* Video C active control 1 */
  951. #define VID_SRC_D_ACTIVE_CTL1 0x130B14 /* Video D active control 1 */
  952. #define VID_SRC_E_ACTIVE_CTL1 0x130C14 /* Video E active control 1 */
  953. #define VID_SRC_F_ACTIVE_CTL1 0x130D14 /* Video F active control 1 */
  954. #define VID_SRC_I_ACTIVE_CTL1 0x130E14 /* Video I active control 1 */
  955. #define VID_SRC_J_ACTIVE_CTL1 0x130F14 /* Video J active control 1 */
  956. /* ***************************************************************************** */
  957. #define VID_SRC_A_ACTIVE_CTL2 0x130818 /* Video A active control 2 */
  958. #define VID_SRC_B_ACTIVE_CTL2 0x130918 /* Video B active control 2 */
  959. #define VID_SRC_C_ACTIVE_CTL2 0x130A18 /* Video C active control 2 */
  960. #define VID_SRC_D_ACTIVE_CTL2 0x130B18 /* Video D active control 2 */
  961. #define VID_SRC_E_ACTIVE_CTL2 0x130C18 /* Video E active control 2 */
  962. #define VID_SRC_F_ACTIVE_CTL2 0x130D18 /* Video F active control 2 */
  963. #define VID_SRC_I_ACTIVE_CTL2 0x130E18 /* Video I active control 2 */
  964. #define VID_SRC_J_ACTIVE_CTL2 0x130F18 /* Video J active control 2 */
  965. /* ***************************************************************************** */
  966. #define VID_SRC_A_CDT_SZ 0x13081C /* Video A CDT size */
  967. #define VID_SRC_B_CDT_SZ 0x13091C /* Video B CDT size */
  968. #define VID_SRC_C_CDT_SZ 0x130A1C /* Video C CDT size */
  969. #define VID_SRC_D_CDT_SZ 0x130B1C /* Video D CDT size */
  970. #define VID_SRC_E_CDT_SZ 0x130C1C /* Video E CDT size */
  971. #define VID_SRC_F_CDT_SZ 0x130D1C /* Video F CDT size */
  972. #define VID_SRC_I_CDT_SZ 0x130E1C /* Video I CDT size */
  973. #define VID_SRC_J_CDT_SZ 0x130F1C /* Video J CDT size */
  974. /* ***************************************************************************** */
  975. /* Audio I/F */
  976. /* ***************************************************************************** */
  977. #define AUD_DST_A_DMA 0x140000 /* Audio Int A DMA data port */
  978. #define AUD_SRC_A_DMA 0x140008 /* Audio Int A DMA data port */
  979. #define AUD_A_GPCNT 0x140010 /* Audio Int A gp counter */
  980. #define FLD_AUD_A_GP_CNT 0x0000FFFF
  981. #define AUD_A_GPCNT_CTL 0x140014 /* Audio Int A gp control */
  982. #define AUD_A_LNGTH 0x140018 /* Audio Int A line length */
  983. #define AUD_A_CFG 0x14001C /* Audio Int A configuration */
  984. /* ***************************************************************************** */
  985. #define AUD_DST_B_DMA 0x140100 /* Audio Int B DMA data port */
  986. #define AUD_SRC_B_DMA 0x140108 /* Audio Int B DMA data port */
  987. #define AUD_B_GPCNT 0x140110 /* Audio Int B gp counter */
  988. #define FLD_AUD_B_GP_CNT 0x0000FFFF
  989. #define AUD_B_GPCNT_CTL 0x140114 /* Audio Int B gp control */
  990. #define AUD_B_LNGTH 0x140118 /* Audio Int B line length */
  991. #define AUD_B_CFG 0x14011C /* Audio Int B configuration */
  992. /* ***************************************************************************** */
  993. #define AUD_DST_C_DMA 0x140200 /* Audio Int C DMA data port */
  994. #define AUD_SRC_C_DMA 0x140208 /* Audio Int C DMA data port */
  995. #define AUD_C_GPCNT 0x140210 /* Audio Int C gp counter */
  996. #define FLD_AUD_C_GP_CNT 0x0000FFFF
  997. #define AUD_C_GPCNT_CTL 0x140214 /* Audio Int C gp control */
  998. #define AUD_C_LNGTH 0x140218 /* Audio Int C line length */
  999. #define AUD_C_CFG 0x14021C /* Audio Int C configuration */
  1000. /* ***************************************************************************** */
  1001. #define AUD_DST_D_DMA 0x140300 /* Audio Int D DMA data port */
  1002. #define AUD_SRC_D_DMA 0x140308 /* Audio Int D DMA data port */
  1003. #define AUD_D_GPCNT 0x140310 /* Audio Int D gp counter */
  1004. #define FLD_AUD_D_GP_CNT 0x0000FFFF
  1005. #define AUD_D_GPCNT_CTL 0x140314 /* Audio Int D gp control */
  1006. #define AUD_D_LNGTH 0x140318 /* Audio Int D line length */
  1007. #define AUD_D_CFG 0x14031C /* Audio Int D configuration */
  1008. /* ***************************************************************************** */
  1009. #define AUD_SRC_E_DMA 0x140400 /* Audio Int E DMA data port */
  1010. #define AUD_E_GPCNT 0x140410 /* Audio Int E gp counter */
  1011. #define FLD_AUD_E_GP_CNT 0x0000FFFF
  1012. #define AUD_E_GPCNT_CTL 0x140414 /* Audio Int E gp control */
  1013. #define AUD_E_CFG 0x14041C /* Audio Int E configuration */
  1014. /* ***************************************************************************** */
  1015. #define FLD_AUD_DST_LN_LNGTH 0x00000FFF
  1016. #define FLD_AUD_DST_PK_MODE 0x00004000
  1017. #define FLD_AUD_CLK_ENABLE 0x00000200
  1018. #define FLD_AUD_MASTER_MODE 0x00000002
  1019. #define FLD_AUD_SONY_MODE 0x00000001
  1020. #define FLD_AUD_CLK_SELECT_PLL_D 0x00001800
  1021. #define FLD_AUD_DST_ENABLE 0x00020000
  1022. #define FLD_AUD_SRC_ENABLE 0x00010000
  1023. /* ***************************************************************************** */
  1024. #define AUD_INT_DMA_CTL 0x140500 /* Audio Int DMA control */
  1025. #define FLD_AUD_SRC_E_RISC_EN 0x00008000
  1026. #define FLD_AUD_SRC_C_RISC_EN 0x00004000
  1027. #define FLD_AUD_SRC_B_RISC_EN 0x00002000
  1028. #define FLD_AUD_SRC_A_RISC_EN 0x00001000
  1029. #define FLD_AUD_DST_D_RISC_EN 0x00000800
  1030. #define FLD_AUD_DST_C_RISC_EN 0x00000400
  1031. #define FLD_AUD_DST_B_RISC_EN 0x00000200
  1032. #define FLD_AUD_DST_A_RISC_EN 0x00000100
  1033. #define FLD_AUD_SRC_E_FIFO_EN 0x00000080
  1034. #define FLD_AUD_SRC_C_FIFO_EN 0x00000040
  1035. #define FLD_AUD_SRC_B_FIFO_EN 0x00000020
  1036. #define FLD_AUD_SRC_A_FIFO_EN 0x00000010
  1037. #define FLD_AUD_DST_D_FIFO_EN 0x00000008
  1038. #define FLD_AUD_DST_C_FIFO_EN 0x00000004
  1039. #define FLD_AUD_DST_B_FIFO_EN 0x00000002
  1040. #define FLD_AUD_DST_A_FIFO_EN 0x00000001
  1041. /* ***************************************************************************** */
  1042. /* */
  1043. /* Mobilygen Interface Registers */
  1044. /* */
  1045. /* ***************************************************************************** */
  1046. /* Mobilygen Interface A */
  1047. /* ***************************************************************************** */
  1048. #define MB_IF_A_DMA 0x150000 /* MBIF A DMA data port */
  1049. #define MB_IF_A_GPCN 0x150008 /* MBIF A GP counter */
  1050. #define MB_IF_A_GPCN_CTRL 0x15000C
  1051. #define MB_IF_A_DMA_CTRL 0x150010
  1052. #define MB_IF_A_LENGTH 0x150014
  1053. #define MB_IF_A_HDMA_XFER_SZ 0x150018
  1054. #define MB_IF_A_HCMD 0x15001C
  1055. #define MB_IF_A_HCONFIG 0x150020
  1056. #define MB_IF_A_DATA_STRUCT_0 0x150024
  1057. #define MB_IF_A_DATA_STRUCT_1 0x150028
  1058. #define MB_IF_A_DATA_STRUCT_2 0x15002C
  1059. #define MB_IF_A_DATA_STRUCT_3 0x150030
  1060. #define MB_IF_A_DATA_STRUCT_4 0x150034
  1061. #define MB_IF_A_DATA_STRUCT_5 0x150038
  1062. #define MB_IF_A_DATA_STRUCT_6 0x15003C
  1063. #define MB_IF_A_DATA_STRUCT_7 0x150040
  1064. #define MB_IF_A_DATA_STRUCT_8 0x150044
  1065. #define MB_IF_A_DATA_STRUCT_9 0x150048
  1066. #define MB_IF_A_DATA_STRUCT_A 0x15004C
  1067. #define MB_IF_A_DATA_STRUCT_B 0x150050
  1068. #define MB_IF_A_DATA_STRUCT_C 0x150054
  1069. #define MB_IF_A_DATA_STRUCT_D 0x150058
  1070. #define MB_IF_A_DATA_STRUCT_E 0x15005C
  1071. #define MB_IF_A_DATA_STRUCT_F 0x150060
  1072. /* ***************************************************************************** */
  1073. /* Mobilygen Interface B */
  1074. /* ***************************************************************************** */
  1075. #define MB_IF_B_DMA 0x160000 /* MBIF A DMA data port */
  1076. #define MB_IF_B_GPCN 0x160008 /* MBIF A GP counter */
  1077. #define MB_IF_B_GPCN_CTRL 0x16000C
  1078. #define MB_IF_B_DMA_CTRL 0x160010
  1079. #define MB_IF_B_LENGTH 0x160014
  1080. #define MB_IF_B_HDMA_XFER_SZ 0x160018
  1081. #define MB_IF_B_HCMD 0x16001C
  1082. #define MB_IF_B_HCONFIG 0x160020
  1083. #define MB_IF_B_DATA_STRUCT_0 0x160024
  1084. #define MB_IF_B_DATA_STRUCT_1 0x160028
  1085. #define MB_IF_B_DATA_STRUCT_2 0x16002C
  1086. #define MB_IF_B_DATA_STRUCT_3 0x160030
  1087. #define MB_IF_B_DATA_STRUCT_4 0x160034
  1088. #define MB_IF_B_DATA_STRUCT_5 0x160038
  1089. #define MB_IF_B_DATA_STRUCT_6 0x16003C
  1090. #define MB_IF_B_DATA_STRUCT_7 0x160040
  1091. #define MB_IF_B_DATA_STRUCT_8 0x160044
  1092. #define MB_IF_B_DATA_STRUCT_9 0x160048
  1093. #define MB_IF_B_DATA_STRUCT_A 0x16004C
  1094. #define MB_IF_B_DATA_STRUCT_B 0x160050
  1095. #define MB_IF_B_DATA_STRUCT_C 0x160054
  1096. #define MB_IF_B_DATA_STRUCT_D 0x160058
  1097. #define MB_IF_B_DATA_STRUCT_E 0x16005C
  1098. #define MB_IF_B_DATA_STRUCT_F 0x160060
  1099. /* MB_DMA_CTRL */
  1100. #define FLD_MB_IF_RISC_EN 0x00000010
  1101. #define FLD_MB_IF_FIFO_EN 0x00000001
  1102. /* MB_LENGTH */
  1103. #define FLD_MB_IF_LN_LNGTH 0x00000FFF
  1104. /* MB_HCMD register */
  1105. #define FLD_MB_HCMD_H_GO 0x80000000
  1106. #define FLD_MB_HCMD_H_BUSY 0x40000000
  1107. #define FLD_MB_HCMD_H_DMA_HOLD 0x10000000
  1108. #define FLD_MB_HCMD_H_DMA_BUSY 0x08000000
  1109. #define FLD_MB_HCMD_H_DMA_TYPE 0x04000000
  1110. #define FLD_MB_HCMD_H_DMA_XACT 0x02000000
  1111. #define FLD_MB_HCMD_H_RW_N 0x01000000
  1112. #define FLD_MB_HCMD_H_ADDR 0x00FF0000
  1113. #define FLD_MB_HCMD_H_DATA 0x0000FFFF
  1114. /* ***************************************************************************** */
  1115. /* I2C #1 */
  1116. /* ***************************************************************************** */
  1117. #define I2C1_ADDR 0x180000 /* I2C #1 address */
  1118. #define FLD_I2C_DADDR 0xfe000000 /* RW [31:25] I2C Device Address */
  1119. /* RO [24] reserved */
  1120. /* ***************************************************************************** */
  1121. #define FLD_I2C_SADDR 0x00FFFFFF /* RW [23:0] I2C Sub-address */
  1122. /* ***************************************************************************** */
  1123. #define I2C1_WDATA 0x180004 /* I2C #1 write data */
  1124. #define FLD_I2C_WDATA 0xFFFFFFFF /* RW [31:0] */
  1125. /* ***************************************************************************** */
  1126. #define I2C1_CTRL 0x180008 /* I2C #1 control */
  1127. #define FLD_I2C_PERIOD 0xFF000000 /* RW [31:24] */
  1128. #define FLD_I2C_SCL_IN 0x00200000 /* RW [21] */
  1129. #define FLD_I2C_SDA_IN 0x00100000 /* RW [20] */
  1130. /* RO [19:18] reserved */
  1131. #define FLD_I2C_SCL_OUT 0x00020000 /* RW [17] */
  1132. #define FLD_I2C_SDA_OUT 0x00010000 /* RW [16] */
  1133. /* RO [15] reserved */
  1134. #define FLD_I2C_DATA_LEN 0x00007000 /* RW [14:12] */
  1135. #define FLD_I2C_SADDR_INC 0x00000800 /* RW [11] */
  1136. /* RO [10:9] reserved */
  1137. #define FLD_I2C_SADDR_LEN 0x00000300 /* RW [9:8] */
  1138. /* RO [7:6] reserved */
  1139. #define FLD_I2C_SOFT 0x00000020 /* RW [5] */
  1140. #define FLD_I2C_NOSTOP 0x00000010 /* RW [4] */
  1141. #define FLD_I2C_EXTEND 0x00000008 /* RW [3] */
  1142. #define FLD_I2C_SYNC 0x00000004 /* RW [2] */
  1143. #define FLD_I2C_READ_SA 0x00000002 /* RW [1] */
  1144. #define FLD_I2C_READ_WRN 0x00000001 /* RW [0] */
  1145. /* ***************************************************************************** */
  1146. #define I2C1_RDATA 0x18000C /* I2C #1 read data */
  1147. #define FLD_I2C_RDATA 0xFFFFFFFF /* RO [31:0] */
  1148. /* ***************************************************************************** */
  1149. #define I2C1_STAT 0x180010 /* I2C #1 status */
  1150. #define FLD_I2C_XFER_IN_PROG 0x00000002 /* RO [1] */
  1151. #define FLD_I2C_RACK 0x00000001 /* RO [0] */
  1152. /* ***************************************************************************** */
  1153. /* I2C #2 */
  1154. /* ***************************************************************************** */
  1155. #define I2C2_ADDR 0x190000 /* I2C #2 address */
  1156. /* ***************************************************************************** */
  1157. #define I2C2_WDATA 0x190004 /* I2C #2 write data */
  1158. /* ***************************************************************************** */
  1159. #define I2C2_CTRL 0x190008 /* I2C #2 control */
  1160. /* ***************************************************************************** */
  1161. #define I2C2_RDATA 0x19000C /* I2C #2 read data */
  1162. /* ***************************************************************************** */
  1163. #define I2C2_STAT 0x190010 /* I2C #2 status */
  1164. /* ***************************************************************************** */
  1165. /* I2C #3 */
  1166. /* ***************************************************************************** */
  1167. #define I2C3_ADDR 0x1A0000 /* I2C #3 address */
  1168. /* ***************************************************************************** */
  1169. #define I2C3_WDATA 0x1A0004 /* I2C #3 write data */
  1170. /* ***************************************************************************** */
  1171. #define I2C3_CTRL 0x1A0008 /* I2C #3 control */
  1172. /* ***************************************************************************** */
  1173. #define I2C3_RDATA 0x1A000C /* I2C #3 read data */
  1174. /* ***************************************************************************** */
  1175. #define I2C3_STAT 0x1A0010 /* I2C #3 status */
  1176. /* ***************************************************************************** */
  1177. /* UART */
  1178. /* ***************************************************************************** */
  1179. #define UART_CTL 0x1B0000 /* UART Control Register */
  1180. #define FLD_LOOP_BACK_EN (1 << 7) /* RW field - default 0 */
  1181. #define FLD_RX_TRG_SZ (3 << 2) /* RW field - default 0 */
  1182. #define FLD_RX_EN (1 << 1) /* RW field - default 0 */
  1183. #define FLD_TX_EN (1 << 0) /* RW field - default 0 */
  1184. /* ***************************************************************************** */
  1185. #define UART_BRD 0x1B0004 /* UART Baud Rate Divisor */
  1186. #define FLD_BRD 0x0000FFFF /* RW field - default 0x197 */
  1187. /* ***************************************************************************** */
  1188. #define UART_DBUF 0x1B0008 /* UART Tx/Rx Data BuFFer */
  1189. #define FLD_DB 0xFFFFFFFF /* RW field - default 0 */
  1190. /* ***************************************************************************** */
  1191. #define UART_ISR 0x1B000C /* UART Interrupt Status */
  1192. #define FLD_RXD_TIMEOUT_EN (1 << 7) /* RW field - default 0 */
  1193. #define FLD_FRM_ERR_EN (1 << 6) /* RW field - default 0 */
  1194. #define FLD_RXD_RDY_EN (1 << 5) /* RW field - default 0 */
  1195. #define FLD_TXD_EMPTY_EN (1 << 4) /* RW field - default 0 */
  1196. #define FLD_RXD_OVERFLOW (1 << 3) /* RW field - default 0 */
  1197. #define FLD_FRM_ERR (1 << 2) /* RW field - default 0 */
  1198. #define FLD_RXD_RDY (1 << 1) /* RW field - default 0 */
  1199. #define FLD_TXD_EMPTY (1 << 0) /* RW field - default 0 */
  1200. /* ***************************************************************************** */
  1201. #define UART_CNT 0x1B0010 /* UART Tx/Rx FIFO Byte Count */
  1202. #define FLD_TXD_CNT (0x1F << 8) /* RW field - default 0 */
  1203. #define FLD_RXD_CNT (0x1F << 0) /* RW field - default 0 */
  1204. /* ***************************************************************************** */
  1205. /* Motion Detection */
  1206. #define MD_CH0_GRID_BLOCK_YCNT 0x170014
  1207. #define MD_CH1_GRID_BLOCK_YCNT 0x170094
  1208. #define MD_CH2_GRID_BLOCK_YCNT 0x170114
  1209. #define MD_CH3_GRID_BLOCK_YCNT 0x170194
  1210. #define MD_CH4_GRID_BLOCK_YCNT 0x170214
  1211. #define MD_CH5_GRID_BLOCK_YCNT 0x170294
  1212. #define MD_CH6_GRID_BLOCK_YCNT 0x170314
  1213. #define MD_CH7_GRID_BLOCK_YCNT 0x170394
  1214. #define PIXEL_FRMT_422 4
  1215. #define PIXEL_FRMT_411 5
  1216. #define PIXEL_FRMT_Y8 6
  1217. #define PIXEL_ENGINE_VIP1 0
  1218. #define PIXEL_ENGINE_VIP2 1
  1219. #endif /* Athena_REGISTERS */